[發明專利]一種基于FPGA的通用異步串口及其應答方法

有效

• 申請號: 201711387859.2
• 申請日: 2017-12-20
• 公開（公告）號: CN108197042B
• 公開（公告）日: 2020-05-12
• 發明（設計）人: 李曉鋒;陳朝暉;董曉剛;黨紀紅;張國峰;周中澤;吳宗哲;曹志威;王晶;黎藜
• 申請（專利權）人: 北京控制工程研究所
• 主分類號: G06F13/10
• 分類號: G06F13/10
• 代理公司: 中國航天科技專利中心 11009
• 代理人: 徐輝

1.一種基于FPGA的通用異步串口，其特征在于，包括寄存器模塊、控制模塊、接收模塊、發送模塊以及接收存儲器和發送存儲器；

寄存器模塊用于存儲異步串口初始化參數；

接收模塊包括單個字節的接收模塊、實時接收FIFO和循環存儲FIFO；單個字節的接收模塊接收其它異步串口發送的數據，將單個字節寫入實時接收FIFO，當設定時間內沒有新的數據寫入，表明接收完成，實時接收FIFO給出數據幀接收結束信號并發送給控制模塊，并將該數據幀存入循環存儲FIFO；

發送模塊將內部FIFO的數據向其它異步串口發送；

發送存儲器接收仿真軟件寫入的應答數據；

接收存儲器包括命令緩存區、多個接收命令次數存儲寄存器、接收錯誤次數存儲寄存器；

控制模塊，讀取寄存器模塊存儲的命令字信息，判斷接收字節內容是否與某組命令某一字節匹配，如果匹配，判斷該組命令是否全部匹配完成，如果全部匹配完成，則將該組接收命令次數加1，并將該組接收命令次數存儲到對應的接收命令次數存儲寄存器；如果沒有全部匹配完成，則等待下一字節數據；如果各組命令均未全部匹配，則將相應組接收命令錯誤次數加1；并存儲到相應組接收錯誤次數存儲寄存器；如果全部匹配完成，則等待實時接收FIFO給出數據幀接收結束信號，當接收到數據幀接收結束信號后讀取實時接收FIFO內的數據，并存儲至接收存儲器的命令緩存區，完成后，讀取寄存器模塊內的應答使能標志，判斷是否需要應答，如果需要應答則讀取發送存儲器內的應答數據，并送入發送模塊的FIFO中，如果不需要應答，則等待下一字節數據。

2.如權利要求1所述的基于FPGA的通用異步串口，其特征在于，寄存器模塊存儲的異步串口初始化參數包括命令字信息、波特率、停止位、校驗位、采樣點位置、發送字節間隔、接收完成判斷時間、RTS觸發狀態和命令字應答使能。

3.如權利要求2所述的基于FPGA的通用異步串口，其特征在于，寄存器模塊存儲的異步串口初始化參數還包括串口輸出信號是否強制拉低使能，如果該拉低使能有效，則該異步串口輸出信號持續為低電平。

4.一種基于FPGA的通用異步串口應答方法，其特征在于，包括如下步驟：

(1)根據通訊的協議要求配置異步串口；

(2)接收一個字節數據；

(3)接收字節計數K加1；判斷接收字節內容是否與某組命令某一字節匹配，如果匹配，判斷該組命令是否全部匹配完成，如果全部匹配完成，則將該組接收命令次數加1，進入步驟(4)；如果沒有全部匹配完成，則進入步驟(4)；如果各組命令均未全部匹配，則將該組接收命令錯誤次數加1，進入步驟(4)；

(4)判斷是否在設定時間內沒有新的數據寫入，如果有新的數據寫入，則返回步驟(2)；如果沒有新的數據寫入，則表明接收完成，實時接收FIFO內的數據幀循環存入存儲FIFO；

(5)判斷是否需要應答，如果不需要，則返回步驟(2)；如果需要則讀取仿真軟件寫入發送存儲器內的應答數據，并向外發送，返回步驟(2)。

5.如權利要求4所述的基于FPGA的通用異步串口應答方法，其特征在于，步驟(1)還包括判斷觸發方式是否為RTS，如果為RTS則等待接收外部的RTS信號，判斷是否進行RTS應答，如果進行RTS應答，則讀取仿真軟件寫入發送存儲器內的應答數據，并向外發送，進入步驟(2)，如果不進行RTS應答，則直接進入步驟(2)；如果觸發方式不是RTS，則進入步驟(2)。

6.如權利要求4所述的基于FPGA的通用異步串口應答方法，其特征在于，步驟(1)中配置異步串口需要配置的參數包括，命令字信息、波特率、停止位、校驗位、采樣點位置、發送字節間隔、接收完成判斷時間、RTS觸發狀態和命令字應答使能。

7.如權利要求4所述的基于FPGA的通用異步串口應答方法，其特征在于，實時接收FIFO內的數據幀循環存入存儲FIFO的方式為：將存儲FIFO劃分為四塊緩存區，每次接收的數據順序循環存儲，記錄最近一次接收數據存儲在第幾個緩存區。