[發明專利]集成電路

有效

• 申請號: 201711386741.8
• 申請日: 2017-12-20
• 公開（公告）號: CN108038815B
• 公開（公告）日: 2019-12-17
• 發明（設計）人: 蔣文
• 申請（專利權）人: 深圳云天勵飛技術有限公司
• 主分類號: G06T1/00
• 分類號: G06T1/00;G06N3/063;G06N3/04
• 代理公司: 44334 深圳市賽恩倍吉知識產權代理有限公司
• 代理人: 曾柳燕

1.一種集成電路，其特征在于，所述集成電路包括：

數據存儲電路、權重存儲電路以及運算電路；

所述數據存儲電路和所述權重存儲電路分別連接所述運算電路；

所述數據存儲電路用于根據預設控制指令在第一預設時間段內存儲圖像的灰度值數據，所述權重存儲電路用于在所述第一預設時間段內存儲圖像的灰度值數據所對應的數據權重，所述運算電路用于在所述第一預設時間段內對所述數據存儲電路中的灰度值數據和所述權重存儲電路中的數據權重進行運算，并輸出第一數據；

所述數據存儲電路還用于根據所述預設控制指令在第二預設時間段內存儲所述第一數據，所述權重存儲電路還用于在所述第二預設時間段內存儲所述第一數據所對應的數據權重，所述運算電路還用于在所述第二預設時間段內對所述數據存儲電路中的第一數據和所述權重存儲電路中的所述第一數據所對應的數據權重進行運算，并輸出第二數據；

所述數據存儲電路包括：

數據存儲器、N*M-1個選擇器、N*M個數據寄存器以及N-1個先入先出存儲器；

每個選擇器的第一開關選擇端均與第1個數據寄存器的輸入端共接于所述數據存儲器的數據輸出端，第1至第M-1個選擇器的第二開關選擇端分別與第1至第M-1個數據寄存器的正相輸出端對應連接，第M個選擇器的第二開關選擇端和第M個數據寄存器的正相輸出端分別對應連接第1個先入先出存儲器的輸出端和輸入端；

以此類推，至第(N-2)*M+1至第(N-1)*M-1個選擇器的第二開關選擇端分別與第(N-2)*M+1至第(N-1)*M-1個數據寄存器的正相輸出端對應連接，第(N-1)*M個選擇器的第二開關選擇端和第(N-1)*M個數據寄存器的正相輸出端分別對應連接第N-1個先入先出存儲器的輸出端和輸入端；

第(N-1)*M+1至第N*M-1個選擇器的第二開關選擇端分別與第(N-1)*M+1至第N*M-1個數據寄存器的正相輸出端對應連接，第1至第N*M-1個選擇器的輸出端分別對應連接第2至第N*M個數據寄存器的輸入端，第1至第N*M個數據寄存器的正相輸出端連接至所述運算電路；

其中，M、N均為大于1的正整數；

所述權重存儲電路包括：

權重存儲器以及N*M個權重寄存器；

每個權重寄存器的輸入端共接于所述權重存儲器的輸出端，第1至第N*M個權重寄存器的正相輸出端連接至所述運算電路；

所述運算電路包括：

乘法單元和加法單元；

所述第1至第N*M個數據寄存器的正相輸出端連接至所述運算電路包括：第1至第N*M個數據寄存器的正相輸出端連接至所述乘法單元；

所述第1至第N*M個權重寄存器的正相輸出端連接至所述運算電路包括：第1至第N*M個權重寄存器的正相輸出端連接所述乘法單元；

所述乘法單元的輸出端連接所述加法單元；

所述乘法單元包括：

N*M個乘法器；

所述第1至第N*M個數據寄存器的正相輸出端連接至所述乘法單元包括：第1至第N*M個數據寄存器的正相輸出端分別對應連接第1至第N*M個乘法器的第一輸入端；

所述第1至第N*M個權重寄存器的正相輸出端連接所述乘法單元包括：第1至第N*M個權重寄存器的正相輸出端分別對應連接第1至第N*M個乘法器的第二輸入端；

所述加法單元包括：

N+1個加法器；

所述乘法單元的輸出端連接所述加法單元包括：

第1至第M個乘法器的輸出端分別對應連接第1個加法器的第1至第M輸入端，第1*M+1至第2*M個乘法器的輸出端分別對應連接第2個加法器的第1至第M輸入端，以此類推，第(N-2)*M+1至第(N-1)*M個乘法器的輸出端分別對應連接第N-1個加法器的第1至第M輸入端，第(N-1)*M+1至第N*M個乘法器的輸出端分別對應連接第N個加法器的第1至第M輸入端；

第1至第N個加法器的輸出端分別對應連接第N+1個加法器的第1至第N輸入端，第N+1個加法器的輸出端在所述第一預設時間段內輸出所述第一數據，在所述第二預設時間段內輸出所述第二數據。