[發明專利]半導體存儲器裝置的數據對齊電路及其對齊數據的方法

有效

• 申請號: 201711384985.2
• 申請日: 2017-12-20
• 公開（公告）號: CN108231102B
• 公開（公告）日: 2023-02-28
• 發明（設計）人: 全成桓;河慶洙;許珍錫;宋仁達;崔楨煥
• 申請（專利權）人: 三星電子株式會社
• 主分類號: G11C7/10
• 分類號: G11C7/10
• 代理公司: 華進聯合專利商標代理有限公司 44224
• 代理人: 劉培培;黃隸凡

一種半導體存儲器裝置的數據對齊電路及其對齊數據的方法。數據對齊電路包括：數據采樣電路，被配置成接收數據序列及內部數據選通信號，其中所述數據采樣電路基于所述內部數據選通信號對所述數據序列進行采樣以產生第一數據序列及第二數據序列；分頻電路，被配置成接收時鐘信號及所述內部數據選通信號，對所述時鐘信號進行分頻以生成經分頻時鐘信號并通過基于所述內部數據選通信號對所述經分頻時鐘信號進行采樣來輸出對齊控制信號；以及數據對齊區塊，被配置成接收所述第一數據序列及所述第二數據序列、以及所述對齊控制信號，并將所述第一數據序列及所述第二數據序列并行地對齊以輸出內部數據。

[相關申請的交叉參考]

本申請主張在2016年12月21日在韓國知識產權局提出申請的韓國專利申請第10-2016-0175583號的優先權，所述韓國專利申請的公開內容全文并入本申請供參考。

技術領域

本發明的示例性實施例涉及存儲器裝置，且更具體來說，涉及一種半導體存儲器裝置的數據對齊電路、一種半導體存儲器裝置以及一種在半導體存儲器裝置中對齊數據的方法。

背景技術

已開發出各種半導體存儲器裝置。多年以來，這些裝置的集成及操作速度已得到提高。舉例來說，動態隨機存取存儲器(dynamic random access memory，DRAM)由于其集成規模及快速的數據寫入或讀取速度而已被用作中央處理器(central processing unit，CPU)的高速緩沖存儲器。動態隨機存取存儲器已經被用于這一用途，盡管它們是易失性存儲器。

同步半導體存儲器裝置利用時鐘信號來處理數據。為增大帶寬，同步半導體存儲器裝置可以雙倍數據速率(double data rate，DDR)模式操作。在這種模式中，在時鐘信號的上升沿及下降沿處對數據進行處理。換句話說，以雙倍數據速率操作的總線在時鐘信號的上升沿及時鐘信號的下降沿兩者處傳遞數據。雙倍數據速率存儲器裝置可因此使帶寬加倍，而不會增大時鐘信號的頻率。雙倍數據速率存儲器裝置可由存儲器控制器控制。舉例來說，存儲器控制器可與雙倍數據速率存儲器裝置進行通信且可在雙倍數據速率模式中控制數據的傳送或接收。

發明內容

根據本發明的示例性實施例，提供一種半導體存儲器裝置的數據對齊電路，所述數據對齊電路包括：數據采樣電路，被配置成接收數據序列及內部數據選通信號，其中所述數據采樣電路基于所述內部數據選通信號對所述數據序列進行采樣以產生第一數據序列及第二數據序列；分頻電路，被配置成接收時鐘信號及所述內部數據選通信號，對所述時鐘信號進行分頻以生成經分頻時鐘信號并通過基于所述內部數據選通信號對所述經分頻時鐘信號進行采樣來輸出對齊控制信號；以及數據對齊區塊，被配置成接收所述第一數據序列及所述第二數據序列、以及所述對齊控制信號，并將所述第一數據序列及所述第二數據序列并行地對齊以輸出內部數據。

根據本發明的示例性實施例，提供一種在半導體存儲器裝置中對齊數據的方法，所述方法包括：基于數據選通信號對串行輸入數據進行采樣，以提供第一數據序列及第二數據序列；對時鐘信號進行分頻，以生成經分頻時鐘信號并基于所述數據選通信號對所述經分頻時鐘信號進行采樣，以產生對齊控制信號；以及基于所述對齊控制信號將所述第一數據序列及所述第二數據序列并行地對齊，以產生內部數據。

根據本發明的示例性實施例，提供一種半導體存儲器裝置的數據對齊電路，所述數據對齊電路包括：分頻器，被配置成接收時鐘信號并輸出經分頻時鐘信號；觸發器，被配置成接收數據選通信號及所述經分頻時鐘信號，并基于所述數據選通信號對所述經分頻時鐘信號進行采樣，以輸出對齊控制信號；以及采樣電路，被配置成接收所述對齊控制信號及串行數據序列，并利用所述對齊控制信號將所述串行數據序列并行地對齊。

附圖說明

通過參照附圖詳細闡述本發明的示例性實施例，將更清楚地理解本發明的以上及其他特征。

圖1是示出根據本發明示例性實施例的系統的方塊圖。