[發(fā)明專利]緊湊的占空比校正裝置及通信系統(tǒng)

有效

• 申請?zhí)枺?/td>: 201711381046.2
• 申請日: 2017-12-20
• 公開（公告）號: CN108242922B
• 公開（公告）日: 2021-03-02
• 發(fā)明（設計）人: 西蒙·福雷;拉賈塞卡·那古拉帕里;帕爾曼南德·米什拉
• 申請（專利權(quán)）人: 穎飛公司
• 主分類號: H03K5/156
• 分類號: H03K5/156;H03G3/20;H03L7/08;H04L27/01
• 代理公司: 北京康信知識產(chǎn)權(quán)代理有限責任公司 11240
• 代理人: 梁麗超;田喜慶

1.一種占空比校正裝置，包括：

輸入端子，用于接收輸入時鐘信號，所述輸入時鐘信號由第一占空比和信號頻率表征；

第一晶體管，包括第一柵極端子和第一漏極端子，所述第一柵極端子耦接至所述輸入端子；

第二晶體管，包括第二柵極端子和第二漏極端子，所述第二柵極端子耦接至所述輸入端子；

輸出端子，用于輸出校正過的時鐘信號，所述輸出端子耦接至所述第一漏極端子和所述第二漏極端子，所述校正過的時鐘信號由第二占空比表征，所述第二占空比比所述第一占空比更接近50％；

占空比傳感器，耦接至所述輸出端子并且被配置為生成第一校正信號，所述第一校正信號相對于所述輸入時鐘信號是反相的；

DAC，被配置為基于數(shù)字控制信號生成控制電壓；以及

占空比校正器，被配置為使用至少所述控制電壓和所述第一校正信號生成第二校正信號，所述第二校正信號被耦合至所述輸出端子。

2.根據(jù)權(quán)利要求1所述的裝置，其中，所述第一晶體管包括PMOS晶體管并且所述第二晶體管包括NMOS晶體管。

3.根據(jù)權(quán)利要求1所述的裝置，其中，所述占空比傳感器包括第一反相器和第二反相器。

4.根據(jù)權(quán)利要求1所述的裝置，其中，所述占空比校正器包括：

第三晶體管，包括第三柵極端子和第三漏極端子，所述第三柵極端子耦接至所述第一校正信號；

第四晶體管，包括第四柵極端子和第四漏極端子，所述第四柵極端子耦接至所述第一校正信號。

5.根據(jù)權(quán)利要求4所述的裝置，其中，所述占空比校正器進一步包括：

第五晶體管，包括第五柵極端子和第五漏極端子，所述第五柵極端子耦接至所述控制電壓；

第六晶體管，包括第六柵極端子和第六漏極端子，所述第六柵極端子耦接至所述控制電壓。

6.根據(jù)權(quán)利要求4所述的裝置，其中，所述第三漏極端子和所述第四漏極端子耦接至所述輸出端子。

7.根據(jù)權(quán)利要求4所述的裝置，其中：

所述第一晶體管的大小由第一面積表征；

所述第三晶體管的大小由第二面積表征，所述第二面積小于所述第一面積。

8.根據(jù)權(quán)利要求6所述的裝置，其中，所述第五漏極端子耦接至所述第三晶體管并且所述第六漏極端子耦接至所述第四晶體管。

9.根據(jù)權(quán)利要求1所述的裝置，其中，所述占空比傳感器與工作頻率相關(guān)聯(lián)，所述占空比傳感器的工作頻率低于所述信號頻率。

10.一種通信系統(tǒng)，包括：

通信信道，用于接收數(shù)據(jù)信號；

信號處理模塊，被配置為均衡所述數(shù)據(jù)信號；

時鐘數(shù)據(jù)恢復裝置，被配置為基于處理過的所述數(shù)據(jù)信號生成第一時鐘信號；

占空比校正裝置，被配置為基于所述第一時鐘信號生成校正過的時鐘信號，其中，所述占空比校正裝置包括：

輸入端子，用于接收所述第一時鐘信號；

第一對晶體管，被配置為經(jīng)由所述輸入端子接收所述第一時鐘信號并且輸出第二時鐘信號；

輸出節(jié)點，耦接至所述第二時鐘信號；

占空比傳感器，被配置為基于所述第二時鐘信號生成第一校正信號；以及

占空比校正器，被配置為基于所述第一校正信號生成第二校正信號，所述占空比校正器包括第二對晶體管，所述第二校正信號耦合至所述輸出節(jié)點。

11.根據(jù)權(quán)利要求10所述的系統(tǒng)，其中，所述信號處理模塊包括連續(xù)時間線性均衡器。

12.根據(jù)權(quán)利要求10所述的系統(tǒng)，其中，所述信號處理模塊進一步包括可變增益放大器。

13.根據(jù)權(quán)利要求10所述的系統(tǒng)，其中，所述時鐘數(shù)據(jù)恢復裝置被配置為生成四個時鐘相位。