[發(fā)明專利]用于系統(tǒng)級封裝的TSV轉(zhuǎn)接板及其制備方法有效

申請?zhí)枺?/td>	201711352521.3	申請日：	2017-12-15
公開（公告）號：	CN107994000B	公開（公告）日：	2021-01-12
發(fā)明（設計）人：	張捷	申請（專利權）人：	浙江清華柔性電子技術研究院
主分類號：	H01L23/485	分類號：	H01L23/485;H01L23/60;H01L21/60
代理公司：	西安嘉思特知識產(chǎn)權代理事務所(普通合伙) 61230	代理人：	劉長春
地址：	314000 浙江省嘉興***	國省代碼：	浙江;33
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摘要：
搜索關鍵詞：	用于系統(tǒng) 封裝 tsv 轉(zhuǎn)接及其制備方法
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【說明書】：

本發(fā)明涉及一種用于系統(tǒng)級封裝的TSV轉(zhuǎn)接板及其制備方法，該方法包括：S101、選取Si襯底；S102、刻蝕所述Si襯底形成TSV，填充后形成TSV區(qū)；S103、刻蝕所述Si襯底在所述TSV區(qū)之間形成至少一個隔離溝槽，填充后形成隔離區(qū)；S104、在所述隔離區(qū)上制備二極管；S105、在所述TSV區(qū)的第一端面與所述二極管之間形成互連線；S106、在所述TSV區(qū)的第二端面制備金屬凸點以完成所述TSV轉(zhuǎn)接板的制備。本發(fā)明提供的TSV轉(zhuǎn)接板通過在TSV轉(zhuǎn)接板上加工二極管作為ESD防護器件，解決了基于TSV工藝的集成電路系統(tǒng)級封裝抗靜電能力弱的問題，增強了集成電路系統(tǒng)級封裝的抗靜電能力。

技術領域

本發(fā)明屬半導體集成電路技術領域，特別涉及一種用于系統(tǒng)級封裝的TSV轉(zhuǎn)接板及其制備方法。

背景技術

隨著微電子技術的不斷進步，僅依靠在單一芯片上集成更多的器件來提高芯片的性能已經(jīng)無法滿足實際的需求。因此，疊置芯片封裝技術逐漸成為技術發(fā)展的主流。疊置芯片封裝技術是在不改變封裝體尺寸的前提下，在同一個封裝體內(nèi)的垂直方向疊置多個芯片的封裝技術。其中，硅通孔(Through-Silicon Via，簡稱TSV)轉(zhuǎn)接板是實現(xiàn)上下芯片互連的連接板，其不僅可以減小互連線的長度，而且可以降低電路的功耗。

在半導體行業(yè)里面，隨著集成電路集成度的提高以及器件特征尺寸的減小，集成電路中靜電放電(Electro-Static Discharge，簡稱ESD)引起的潛在性損壞已經(jīng)變得越來越明顯。據(jù)有關報道，集成電路領域的故障中有近35％的故障是由ESD所引發(fā)的，因此芯片內(nèi)部都設計有ESD保護結構來提高器件的可靠性。

轉(zhuǎn)接板通常是指芯片與封裝基板之間的互連和引腳再分布的功能層。轉(zhuǎn)接板可以將密集的I/O引線進行再分布，實現(xiàn)多芯片的高密度互連，成為納米級集成電路與毫米級宏觀世界之間電信號連接最有效的手段之一。在利用轉(zhuǎn)接板實現(xiàn)多功能芯片集成時，不同芯片的抗靜電能力不同，在三維堆疊時抗靜電能力弱的芯片會影響到封裝后整個系統(tǒng)的抗靜電能力，因此如何提高基于TSV工藝的系統(tǒng)級封裝的抗靜電能力成為半導體行業(yè)亟待解決的問題。

發(fā)明內(nèi)容

為了提高基于TSV工藝的系統(tǒng)級封裝的抗靜電能力，本發(fā)明提供了一種用于系統(tǒng)級封裝的TSV轉(zhuǎn)接板及其制備方法；本發(fā)明要解決的技術問題通過以下技術方案實現(xiàn)：

本發(fā)明的實施例提供了一種用于系統(tǒng)級封裝的TSV轉(zhuǎn)接板的制備方法，包括：

S101、選取Si襯底；

S102、刻蝕Si襯底形成TSV，填充后形成TSV區(qū)；

S103、刻蝕Si襯底在TSV區(qū)之間形成至少一個隔離溝槽，填充后形成隔離區(qū)；

S104、在隔離區(qū)上制備二極管；

S105、在TSV區(qū)的第一端面與二極管之間形成互連線；

S106、在TSV區(qū)的第二端面制備金屬凸點以完成TSV轉(zhuǎn)接板的制備。

在本發(fā)明的一個實施例中，S102包括：

S1021、利用光刻工藝，在Si襯底的上表面形成TSV的刻蝕圖形；

S1022、利用深度反應離子刻蝕法(Deep Reactive Ion Etching，簡稱DRIE)工藝，刻蝕Si襯底形成TSV；