[發(fā)明專利]基于時鐘同步局放的前端數(shù)據(jù)采集及緩存電路、系統(tǒng)及方法

在審

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• 申請日: 2017-12-15
• 公開（公告）號: CN108303621A
• 公開（公告）日: 2018-07-20
• 發(fā)明（設計）人: 鄭元勛;馬寶國;楊震威
• 申請（專利權(quán)）人: 山東康威通信技術(shù)股份有限公司
• 主分類號: G01R31/12
• 分類號: G01R31/12;G05B19/042
• 代理公司: 濟南圣達知識產(chǎn)權(quán)代理有限公司 37221
• 代理人: 李圣梅

本發(fā)明公開了基于時鐘同步局放的前端數(shù)據(jù)采集及緩存電路、系統(tǒng)及方法，包括AD采樣電路，所述AD采樣電路均與時鐘電路相連，通過時鐘電路實現(xiàn)AD采樣電路的時鐘同步，所述AD采樣電路連接至主控電路，所述主控電路與存儲器相連；主控電路包括控制模塊，所述通過開關控制先進先出緩存模塊與存儲器控制模塊之間的通斷，所述控制模塊還與時鐘同步模塊通信，主控電路經(jīng)過時鐘同步接口與納秒級時鐘同步系統(tǒng)進行同步；將本地局放采集終端與時鐘同步系統(tǒng)終端在不同時鐘下進行同步，并且對本地局放采集終端內(nèi)同一時鐘下的4個通道進行時鐘同步，保障了采集數(shù)據(jù)的有效和可靠性，能全面記錄局放信號的特征，從而保障了供電的穩(wěn)定性，以及電力設備的安全性。

技術(shù)領域

本發(fā)明涉及數(shù)據(jù)采集機制及數(shù)據(jù)緩存技術(shù)領域，特別是涉及基于時鐘同步局放的前端數(shù)據(jù)采集及緩存電路、系統(tǒng)及方法。

背景技術(shù)

高壓電纜線路局部放電量與電力電纜絕緣狀況密切相關，局部放電量的變化預示著電纜絕緣中一定存在著可能危及電纜安全運行的缺陷。因此，準確測量局部放電是判斷高壓電纜絕緣品質(zhì)的最直觀、理想、有效的方法。對運行中的交聯(lián)電纜線路實施局部放電在線監(jiān)測，進而分析診斷運行線路中電纜及附件的絕緣缺陷狀況，具有重大現(xiàn)實意義。

目前的局放采集終端沒有加入時鐘同步功能，在現(xiàn)有的系統(tǒng)中前端處理機制和數(shù)據(jù)緩存方法尤其影響時鐘同步的精度，進而影響到局放放電的判定。

因此，關于對局放的前端數(shù)據(jù)采集及緩存數(shù)據(jù)處理上存在著不足，尚缺乏相應的解決方案。

發(fā)明內(nèi)容

為了解決現(xiàn)有技術(shù)的不足，本發(fā)明的目的之一是提供了基于時鐘同步局放的前端數(shù)據(jù)采集及緩存電路，保障了采集數(shù)據(jù)的有效和可靠性，同時通過緩存電路，能全面記錄局放信號的特征，為后期發(fā)生局部放電的數(shù)據(jù)分析提供了可靠有效的數(shù)據(jù)，從而保障了供電的穩(wěn)定性，以及電力設備的安全性。

基于時鐘同步局放的前端數(shù)據(jù)采集及緩存電路，包括與若干傳感器相連的AD采樣電路，所述AD采樣電路均與時鐘電路相連，通過時鐘電路實現(xiàn)AD采樣電路的時鐘同步，所述AD采樣電路連接至主控電路，所述主控電路與存儲器相連；

所述主控電路包括控制模塊，所述通過開關控制先進先出緩存模塊與存儲器控制模塊之間的通斷，所述控制模塊還與時鐘同步模塊通信；

所述主控電路經(jīng)過時鐘同步接口與納秒級時鐘同步系統(tǒng)進行同步；

所述主控電路內(nèi)部開辟的先進先出緩存模塊，用以緩存AD采樣電路輸出的AD數(shù)據(jù)，主控電路讀取AD采樣數(shù)據(jù)，并分別判斷是否滿足局部放電信號的觸發(fā)條件，如果滿足觸發(fā)條件，則記錄該時刻，并且開始存儲AD采樣數(shù)據(jù)到存儲器，存儲的數(shù)據(jù)保證局放信號的完整性。

進一步的，所述基于時鐘同步局放的前端數(shù)據(jù)采集及緩存電路作為數(shù)據(jù)采集終端與其他數(shù)據(jù)采集終端時鐘同步。

進一步的，所述主控電路通過通信接口與上位機通信，所述觸發(fā)條件包括通過上位機軟件設定的閾值或采樣時刻。

基于時鐘同步局放的前端數(shù)據(jù)采集及緩存電路的工作方法，包括：

主控電路與納秒級時鐘同步系統(tǒng)的同步；

各通道采集電路的AD采樣電路通過與同一時鐘電路相連實現(xiàn)不同通道之間AD采樣電路時鐘同步；

全面記錄并緩存有效的局放數(shù)據(jù)信息；

進一步的，所述主控電路的FPGA芯片內(nèi)部有獨立的時鐘同步模塊，通過時鐘同步接口與納秒級時鐘同步局放系統(tǒng)進行同步，以保證采用本電路的終端與其他時鐘同步局放高速采集終端的時鐘同步。

進一步的，所述AD采樣電路在同一時鐘的驅(qū)動下，在時鐘的同一相位進行信號采樣，以保證通道內(nèi)采集信號的時鐘同步。

進一步的，所述全面記錄并緩存有效的局放數(shù)據(jù)信息時，對應的策略是：