[發明專利]集成電路芯片裝置及相關產品

有效

• 申請號: 201711347408.6
• 申請日: 2017-12-14
• 公開（公告）號: CN109961137B
• 公開（公告）日: 2020-10-09
• 發明（設計）人: 不公告發明人
• 申請（專利權）人: 中科寒武紀科技股份有限公司
• 主分類號: G06N3/063
• 分類號: G06N3/063
• 代理公司: 廣州三環專利商標代理有限公司 44202
• 代理人: 郝傳鑫;熊永強

1.一種集成電路芯片裝置，其特征在于，所述集成電路芯片裝置包括：主處理電路以及多個基礎處理電路；所述主處理電路與所述基礎處理電路連接；所述主處理電路還包括：數據發送電路、數據接收電路、接口；所述數據發送電路還包括：數據分發電路和數據廣播電路；

所述數據廣播電路將廣播數據以廣播形式發送至每個基礎處理電路；

所述數據分發電路，用于將分發數據有選擇的發送給部分基礎處理電路；

所述基礎處理電路包括：數據類型運算電路；所述數據類型運算電路，用于執行浮點類型數據與定點類型數據之間的轉換；

所述主處理電路，用于執行神經網絡運算中的各個連續的運算以及向所述多個基礎處理電路傳輸數據；

所述多個基礎處理電路，用于依據所述傳輸數據的運算控制是否啟動所述數據類型運算電路對所述傳輸數據的類型執行轉換；依據所述傳輸數據或轉換后的傳輸數據以并行方式執行神經網絡中的運算，并將運算結果傳輸給所述主處理電路。

2.根據權利要求1所述的裝置，其特征在于，

所述裝置還包括分支電路，所述分支電路設置在所述主處理電路與多個基礎處理電路之間，用于在所述主處理電路與所述多個基礎處理電路之間轉發傳輸數據。

3.根據權利要求1所述的集成電路芯片裝置，其特征在于，

所述主處理電路，用于獲取待計算的數據塊以及運算指令，依據該運算指令對所述待計算的數據塊劃分成分發數據塊以及廣播數據塊；對所述分發數據塊進行拆分處理得到多個基本數據塊，將所述多個基本數據塊分發至與其連接的電路，將所述廣播數據塊廣播至與其連接的電路；

所述基礎處理電路，用于依據所述運算啟動所述基礎處理電路對所述基本數據塊與所述廣播數據塊轉換成定點數據類型，以定點數據類型執行內積運算得到定點數據類型的運算結果，啟動所述數據類型運算電路將所述定點數據類型的運算結果轉換成浮點數據類型的運算結果發送至主處理電路；

所述主處理電路，用于對所述浮點類型的運算結果處理得到所述待計算的數據塊以及運算指令的指令結果。

4.根據權利要求3所述的集成電路芯片裝置，其特征在于，

所述主處理電路，具體用于將所述廣播數據塊通過一次廣播至所述多個基礎處理電路。

5.根據權利要求3所述的集成電路芯片裝置，其特征在于，

所述主處理電路，具體用于將所述廣播數據塊分成多個部分廣播數據塊，將所述多個部分廣播數據塊通過多次廣播至所述多個基礎處理電路。

6.根據權利要求5所述的集成電路芯片裝置，其特征在于，

所述基礎處理電路，具體用于將所述部分廣播數據塊與所述基本數據塊以定點類型執行一次內積處理后得到內積處理結果，將所述內積處理結果累加得到部分運算結果，將所述部分運算結果轉換成浮點類型發送至所述主處理電路。

7.根據權利要求5所述的集成電路芯片裝置，其特征在于，

所述基礎處理電路，具體用于復用n次該部分廣播數據塊以定點數據類型執行該部分廣播數據塊與n個基本數據塊內積運算得到定點數據類型的n個部分處理結果，將定點數據類型的n個部分處理結果轉換成浮點類型的n個部分處理結果，將浮點類型的n個部分處理結果分別累加后得到n個部分運算結果，將所述n個部分運算結果發送至所述主處理電路，所述n為大于等于2的整數。

8.根據權利要求1所述的集成電路芯片裝置，其特征在于，

所述主處理電路包括：主寄存器或主片上緩存電路；

或所述基礎處理電路包括：基本寄存器或基本片上緩存電路。

9.根據權利要求8所述的集成電路芯片裝置，其特征在于，

所述主處理電路包括：向量運算器電路、算數邏輯單元電路、累加器電路、矩陣轉置電路、直接內存存取電路、數據類型運算電路或數據重排電路中的一種或任意組合。