[發(fā)明專利]瞬態(tài)電壓抑制器及其制作方法

有效

• 申請?zhí)枺?/td>: 201711345313.0
• 申請日: 2017-12-14
• 公開（公告）號: CN108109964B
• 公開（公告）日: 2020-08-28
• 發(fā)明（設(shè)計(jì)）人: 不公告發(fā)明人
• 申請（專利權(quán)）人: 南京溧水高新創(chuàng)業(yè)投資管理有限公司
• 主分類號: H01L21/82
• 分類號: H01L21/82;H01L27/02;H01L29/06
• 代理公司: 深圳峰誠志合知識產(chǎn)權(quán)代理有限公司 44525
• 代理人: 李明香

本發(fā)明提供一種瞬態(tài)電壓抑制器及其制作方法。所述瞬態(tài)電壓抑制器包括N型襯底、形成于所述N型襯底上的第一P型外延層、形成于第一P型外延層上的第二P型外延層，所述第一P型外延層被分割為第一部分、第二部分、及第三部分，所述第二P型外延層被分割為設(shè)置于第一部分上的第四部分、設(shè)置于第二部分上的第五部分及設(shè)置于第三部分上的第六部分，所述第一部分表面形成有第一N型注入?yún)^(qū)，所述第三部分表面形成有第二N型注入?yún)^(qū)，所述第四部分包括貫穿設(shè)置且與所述第一N型注入?yún)^(qū)連接第一多晶硅，所述第六部分包括貫穿設(shè)置且與所述第二N型注入?yún)^(qū)連接的第二多晶硅，所述第五部分表面設(shè)置有第三N型注入?yún)^(qū)。

【技術(shù)領(lǐng)域】

本發(fā)明涉及半導(dǎo)體芯片制造技術(shù)領(lǐng)域，特別地，涉及一種瞬態(tài)電壓抑制器及其制作方法。

【背景技術(shù)】

瞬態(tài)電壓抑制器(TVS)是一種用來保護(hù)敏感半導(dǎo)體器件，使其免遭瞬態(tài)電壓浪涌破壞而特別設(shè)計(jì)的固態(tài)半導(dǎo)體器件，它具有箝位系數(shù)小、體積小、響應(yīng)快、漏電流小和可靠性高等優(yōu)點(diǎn)，因而在電壓瞬變和浪涌防護(hù)上得到了廣泛的應(yīng)用。靜電放電(ESD)以及其他一些電壓浪涌形式隨機(jī)出現(xiàn)的瞬態(tài)電壓，通常存在于各種電子器件中。隨著半導(dǎo)體器件日益趨向小型化、高密度和多功能，電子器件越來越容易受到電壓浪涌的影響，甚至導(dǎo)致致命的傷害。從靜電放電到閃電等各種電壓浪涌都能誘導(dǎo)瞬態(tài)電流尖峰，瞬態(tài)電壓抑制器通常用來保護(hù)敏感電路受到浪涌的沖擊。基于不同的應(yīng)用，瞬態(tài)電壓抑制器可以通過改變浪涌放電通路和自身的箝位電壓來起到電路保護(hù)作用。

低電容瞬態(tài)電壓抑制器適用于高頻電路的保護(hù)器件，因?yàn)樗梢詼p少寄生電容對電路的干擾，降低高頻電路信號的衰減。為了改善瞬態(tài)電壓抑制器的反向特性，提高器件可靠性。通常采用保護(hù)環(huán)結(jié)構(gòu)和金屬場板結(jié)構(gòu)。但是這兩種結(jié)構(gòu)引入的附加電容大，而且器件面積大，降低了器件性能，提高了器件制造成本。特別是，一種目前常用的瞬態(tài)電壓抑制器的結(jié)構(gòu)的輸入/輸出電容就相當(dāng)于一個齊納二極管的電容，容易存在附加電容較大、器件面積較大、低了器件性能、提高器件制造成本等技術(shù)問題。

【發(fā)明內(nèi)容】

針對現(xiàn)有方法的不足，提出了一種具有較小電容的瞬態(tài)電壓抑制器，且提高了器件性能，降低了器件制造成本。

一種瞬態(tài)電壓抑制器，其包括N型襯底、形成于所述N型襯底上的第一P型外延層、形成于第一P型外延層上的第二P型外延層，所述第一P型外延層被第一隔離槽與第二隔離槽分割為第一部分、第二部分、及第三部分，所述第二P型外延層被所述第一隔離槽與所述第二隔離槽分割為設(shè)置于第一部分上的第四部分、設(shè)置于第二部分上的第五部分及設(shè)置于第三部分上的第六部分，所述第一部分表面形成有第一N型注入?yún)^(qū)，所述第三部分表面形成有第二N型注入?yún)^(qū)，所述第四部分包括貫穿設(shè)置且與所述第一N型注入?yún)^(qū)連接第一多晶硅，所述第六部分包括貫穿設(shè)置且與所述第二N型注入?yún)^(qū)連接的第二多晶硅，所述第五部分表面設(shè)置有第三N型注入?yún)^(qū)，所述瞬態(tài)電壓抑制器還包括連接所述第一多晶硅的第一接線端、連接所述第二多晶硅的第二接線端、及連接所述第三N型注入?yún)^(qū)的第三接線端。

在一種實(shí)施方式中，所述第一接線端形成于所述第一多晶硅上，所述第二接線端形成于所述第二多晶硅上，所述第三接線端形成于所述第三N型注入?yún)^(qū)上，所述第一接線端、第二接線端及第三接線端的材料包括金屬且在同一道掩膜制程中形成。

在一種實(shí)施方式中，所述瞬態(tài)電壓抑制器還包括介質(zhì)層，所述第一隔離槽、所述第二隔離槽還貫穿所述介質(zhì)層，所述介質(zhì)層形成于所述第二P型外延層上，所述介質(zhì)層包括對應(yīng)所述第三接線端的開口，所述第三接線端通過所述開口連接所述第三N型注入?yún)^(qū)。

在一種實(shí)施方式中，所述第一多晶硅的側(cè)面及所述第二多晶硅的側(cè)面、所述第一隔離槽中與所述第二隔離槽中還具有氧化層。

在一種實(shí)施方式中，所述第一隔離槽中包括位于所述第一部分與所述第二部分之間、所述第四部分及所述第五部分之間的氧化層及設(shè)置于所述氧化層上多晶硅，所述第二隔離槽中包括位于所述第二部分與所述第三部分之間、所述第五部分及所述第六部分之間的氧化層及設(shè)置于所述氧化層上多晶硅。