[發明專利]LDMOS器件

有效

• 申請號: 201711344090.6
• 申請日: 2017-12-15
• 公開（公告）號: CN109935633B
• 公開（公告）日: 2022-07-08
• 發明（設計）人: 肖勝安
• 申請（專利權）人: 深圳尚陽通科技有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/10
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 郭四華

本發明公開了一種LDMOS器件，包括：N型重摻雜的半導體襯底和其表面的第二導電類型輕摻雜的第一外延層；形成于第一外延層中的第二導電類型摻雜的溝道區和第一導電類型摻雜的漂移區；由柵氧化層和多晶硅柵疊加形成的平面柵結構；第一導電類型重摻雜的源區形成于溝道區表面，第一導電類型重摻雜的漏區形成于漂移區的表面；在源區和半導體襯底之間形成由穿過溝道區和第一外延層的連接結構，連接結構使源區和底部的半導體襯底形成電連接；通過將半導體襯底設置為N型重摻雜，利用N型摻雜更易提高摻雜濃度以及電子的遷移率更高的特點降低器件的比導通電阻。本發明能降低器件的比導通電阻。

技術領域

本發明涉及一種半導體集成電路，特別是涉及一種橫向擴散金屬氧化物半導體(LDMOS)器件。

背景技術

如圖1所示，是現有第一種LDMOS器件的結構示意圖；圖1中是以N型LDMOS器件為例進行說明，P型LDMOS器件和N型LDMOS器件能集成在同一半導體襯底上，所以通過對半導體襯底上的器件結構的摻雜類型做相應的變換即可得到P型LDMOS器件，故不對P型LDMOS器件做詳細說明?，F有第一種LDMOS器件包括：

P型重摻雜的半導體襯底如硅襯底101。

在半導體襯底101的表面形成由P型輕摻雜的外延層102，摻雜體濃度通常在1e14cm^-3～1e16cm^-3之間。外延層102的摻雜濃度和厚度會決定器件的擊穿電壓。

N型輕摻雜的漂移區103，漂移區103的摻雜濃度和長度也決定了器件的擊穿電壓。器件要求的擊穿電壓越高，漂移區103的摻雜濃度越低，長度越長。

P型輕摻雜的溝道區105形成于外延層102的選定區域中且和漂移區103相隔有距離；溝道區105的摻雜濃度決定了器件的閾值電壓。

柵極結構包括柵氧化層110和多晶硅柵109；對于N型LDMOS器件，通常多晶硅柵109是N型重摻雜的。柵氧化層110的厚度也會決定器件的閾值電壓，還會決定器件的跨導。為了提高器件的跨導通常需要降低柵氧化層110的厚度。但是太薄的柵氧化層110厚度，會降低柵極結構的擊穿電壓。

N型重摻雜的源區108a形成于溝道區105的表面且和多晶硅柵109的第一側自對準。

N型重摻雜的漏區108b形成于漂移區103的表面且會和多晶硅柵109的第二側相隔有距離，多晶硅柵109的第二側會延伸到漂移區103的表面上方。

在溝道區105中還形成有P型重摻雜的阱接觸區111。

在源區108a、漏區108b和多晶硅柵109的頂部形成有接觸孔106并通過接觸孔連接對應的由正面金屬層107組成的電極。其中，源區108a和正面金屬層107組成的源極連接，源區108a對應的接觸孔的底部還連接阱接觸區111實現同時將溝道區105連接到源極。漏區108b和正面金屬層107組成的漏極連接，多晶硅柵109和正面金屬層107組成的柵極連接。

圖1中僅顯示了一層正面金屬層107，通常的LDMOS器件一層金屬就可以了。但是為了降低器件的寄生電容和減小器件的寄生電阻，可以采用二層甚至三層正面金屬層。

P型重摻雜的區域104穿過溝道區105和外延層102，實現源區108a和底部的半導體襯底101的連接并最后都連接到源極。

圖1所示的LDMOS器件的特點是：

源極從芯片的背面即半導體襯底的背面引出；而柵極和漏極從芯片的上表面引出。

這點跟現有垂直雙擴散金屬氧化物半導體場效應晶體管(VDMOS)或者溝槽柵MOSFET不同，VDMOS或者溝槽柵MOSFET的漏極從背面引出。圖1的LDMOS的源極從背面引出的結構能夠降低源極的寄生電感和源極的寄生電阻。