[發明專利]鰭臨界尺寸負載優化

有效

• 申請號: 201711341333.0
• 申請日: 2017-12-14
• 公開（公告）號: CN109427571B
• 公開（公告）日: 2021-07-13
• 發明（設計）人: 梁家銘;莫亦先;邱懷賢;張啟新;黃仁安;李依叡
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/302
• 分類號: H01L21/302;H01L29/10
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

本文公開了具有優化的鰭臨界尺寸負載的集成電路器件。示例性集成電路器件包括包含第一多鰭結構的核心區域和包含第二多鰭結構的輸入/輸出區域。第一多鰭結構具有第一寬度并且第二多鰭結構具有第二寬度。第一寬度大于第二寬度。在一些實施方式中，第一多鰭結構具有第一鰭間隔并且第二多鰭結構具有第二鰭間隔。第一鰭間隔小于第二鰭間隔。在一些實施方式中，第一多鰭結構的第一鄰近鰭間距大于或等于三倍的最小鰭間距，并且第二多鰭結構的第二鄰近鰭間距小于或等于兩倍的最小鰭間距。本發明的實施例還涉及鰭臨界尺寸負載優化。

技術領域

本發明的實施例涉及鰭臨界尺寸負載優化。

背景技術

集成電路(IC)工業已經經歷了指數增長。IC材料和設計中的技術進步已經產生了多代IC，其中，每一代都比上一代具有更小和更復雜的電路。在IC的演化過程中，功能密度(即，每芯片面積的互連器件的數量)已經普遍增大，而幾何尺寸(即，可以使用制造工藝產生的最小組件)已經減小。這種按比例縮小工藝通常通過提高生產效率和降低相關成本來提供益處。

這種按比例縮小已經增加了處理和制造IC的復雜性，并且為了實現這些進步，需要IC處理和制造中的類似發展。例如，隨著鰭式場效應晶體管(FinFET)技術朝著更小的部件尺寸發展，FinFET制造工藝顯著受到工藝裕度降低的限制。具體地，在存在多個鰭密度的情況下，減小的鰭間距和增加的鰭高度防止傳統的蝕刻工藝完全地或充分地去除鰭之間的材料。因此，不是FinFET器件的所有優勢都可以實現。

發明內容

本發明的實施例提供了一種集成電路器件，包括：核心區域，包括第一多鰭結構；輸入/輸出區域，包括第二多鰭結構；以及其中，所述第一多鰭結構具有第一寬度，并且所述第二多鰭結構具有第二寬度，其中，所述第一寬度大于所述第二寬度。

本發明的另一實施例提供了一種集成電路器件，包括：多鰭結構，設置在襯底上方，其中，所述多鰭結構包括設置在鰭間鰭之間的鰭內鰭；其中，所述鰭間鰭具有鰭間寬度，并且所述鰭內鰭具有鰭內寬度，其中，所述鰭間寬度大于所述鰭內寬度；其中，所述鰭間鰭具有大于或等于三倍的最小鰭間距的鰭間鄰近鰭間距；以及其中，所述鰭內鰭具有小于或等于兩倍的所述最小鰭間距的鰭內鄰近鰭間距。

本發明的又一實施例提供了一種方法，包括：在核心區中形成第一多鰭結構，其中，所述第一多鰭結構具有第一寬度；在外圍區中形成第二多鰭結構，其中，所述第二多鰭結構具有第二寬度，并且其中，所述第一寬度大于所述第二寬度；以及在所述第一多鰭結構上方形成第一柵極結構并且在所述第二多鰭結構上方形成第二柵極結構。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發明的各個方面。應該指出，根據工業中的標準實踐，各個部件未按比例繪制并且僅用于說明的目的。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。

圖1A至圖1C、圖2A至圖2C、圖3A至圖3C、圖4A至圖4E、圖5A至圖5E、圖6A至圖6E是根據本發明的各個方面的處于各個制造階段的部分或全部的集成電路器件的局部示意圖。

圖7是根據本發明的各個方面的用于制造集成電路器件的方法的流程圖。

圖8是根據本發明的各個方面的部分或全部的集成電路器件的局部截面圖。

具體實施方式

本發明通常涉及集成電路器件，并且更具體地，涉及鰭式場效應晶體管(FinFET)器件。

以下公開內容提供了許多用于實現本發明的不同特征的不同實施例或實例。下面描述了組件和布置的具體實例以簡化本發明。當然，這些僅僅是實例，而不旨在限制本發明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接觸形成的實施例，并且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實施例。