[發明專利]場效應晶體管、制造場效應晶體管的方法及電子器件

有效

• 申請號: 201711337894.3
• 申請日: 2017-12-14
• 公開（公告）號: CN108091698B
• 公開（公告）日: 2020-12-29
• 發明（設計）人: 梁世博
• 申請（專利權）人: 北京華碳科技有限責任公司
• 主分類號: H01L29/786
• 分類號: H01L29/786;H01L21/336
• 代理公司: 北京庚致知識產權代理事務所(特殊普通合伙) 11807
• 代理人: 李偉波;韓德凱

提供了一種場效應晶體管、制造場效應晶體管的方法以及電子器件。其中該場效應晶體管包括：源極和漏極，所述源極由狄拉克材料形成；以及溝道，所述溝道設置在所述源極與所述漏極之間并與所述源極相反地摻雜；以及柵極，所述柵極設置在所述溝道之上，并與所述溝道電絕緣。

技術領域

本公開涉及半導體器件領域，具體涉及場效應晶體管、制造場效應晶體管的方法及電子器件。

背景技術

金屬-氧化物-半導體場效應晶體管(MOS FET)是構建集成電路的基本元件。通過在柵極上施加電壓來控制MOS FET的源漏電流，從而實現器件的開關狀態轉換。關斷速度由亞閾值擺幅(subthreshold swing，簡稱SS)來描述，其中亞閾值擺幅是指使源漏電流變化一個量級所需要施加的柵電壓增量。亞閾值擺幅越小，意味著晶體管的關斷越快。由于熱激發機制的限制，常規FET的亞閾值擺幅在室溫下的理論最小值為60mV/Dec。集成電路的進一步發展要求將工作電壓繼續降低，而MOS FET中亞閾值擺幅的60mV/Dec的熱激發極限限制了集成電路的工作電壓不能低于0.64V，制約集成電路的功耗的進一步降低。因此，要進一步推動互補金屬氧化物半導體(CMOS)技術發展，實現超低功耗的集成電路，必須突破常規的MOSFET的熱激發機制對亞閾值擺幅的限制，實現亞閾值擺幅小于60mV/Dec的晶體管。

現有的能實現亞閾值擺幅小于60mV/Dec的晶體管主要有兩種：一是隧穿晶體管(Tunnel FET)，二是負電容晶體管。隧穿晶體管的溝道中形成重摻雜的np隧穿結，載流子通過帶間隧穿才能實現從源極到漏極的輸運，而通過柵電壓調節隧穿結的厚度來控制隧穿電流，從而實現晶體管的開關狀態轉換。隧穿晶體管關斷時，可突破常規FET器件中熱激發對關斷速度的物理限制，實現室溫下亞閾值擺幅小于60mV/Dec。但是該隧穿結的存在同時也大大降低了隧穿晶體管的驅動電流，目前實現的隧穿晶體管的最大開態電流尚不到正常晶體管的1％。具體地，室溫下亞閾值擺幅小于60mV/Dec的隧穿晶體管的最大電流為1-10nA/μm，該電流并不滿足國際半導體發展路線圖(International Technology Roadmap forSemiconductors，簡稱ITRS)的要求，并且這樣使得器件和電路的工作速度大大降低，從而不能滿足正常集成電路的工作需要，因此沒有實用價值。負電容晶體管一般采用鐵電材料作為柵電容，能同時實現低于60mV/Dec的亞閾值擺幅和高的驅動電流，但是負電容晶體管存在速度慢、穩定性不好和不宜集成的問題。

發明內容

根據本公開的第一方面，提供了一種場效應晶體管，包括：

源極和漏極，源極由狄拉克材料形成；以及

溝道，溝道設置在源極與漏極之間并與源極相反地摻雜；以及

柵極，所述柵極設置在所述溝道之上，并與所述溝道電絕緣。

根據本公開的至少一個實施方式，狄拉克材料包括：石墨烯、Weyl半金屬、d波超導體或拓撲絕緣體。

根據本公開的至少一個實施方式，源極與溝道電接觸。

根據本公開的至少一個實施方式，源極與溝道之間的接觸勢壘低于0.2電子伏特。

根據本公開的至少一個實施方式，源極進行n型摻雜以及溝道進行p型摻雜；或

源極進行p型摻雜以及溝道進行n型摻雜。

根據本公開的至少一個實施方式，該場效應晶體管還包括柵絕緣層，柵絕緣層形成在溝道上并具有小于2nm的等效氧化層厚度。

根據本公開的至少一個實施方式，漏極與溝道由同一層材料形成。

根據本公開的至少一個實施方式，漏極由狄拉克材料或者金屬材料形成。

根據本公開的至少一個實施方式，溝道由以下中至少之一形成：碳納米管、半導體納米線、二維半導體材料、或三維半導體材料。