[發(fā)明專利]一種工藝變化自適應(yīng)的低功耗CAM匹配線敏感裝置

有效

• 申請(qǐng)?zhí)枺?/td>: 201711323247.7
• 申請(qǐng)日: 2017-12-13
• 公開（公告）號(hào): CN107967925B
• 公開（公告）日: 2020-07-24
• 發(fā)明（設(shè)計(jì)）人: 張建偉;吳國(guó)強(qiáng);陳曉明;喻言
• 申請(qǐng)（專利權(quán)）人: 大連理工大學(xué)
• 主分類號(hào): G11C15/04
• 分類號(hào): G11C15/04
• 代理公司: 大連星海專利事務(wù)所有限公司 21208
• 代理人: 王樹本;徐雪蓮

1.一種工藝變化自適應(yīng)的低功耗CAM匹配線敏感裝置，包括功能字電路陣列、虛字電路及時(shí)序控制電路，所述功能字電路陣列，包括n個(gè)與門電路、n個(gè)敏感放大器電路PVT-SA及n條NOR型CAM單元電路NOR CAM cells，所述n個(gè)與門電路的一個(gè)輸入端分別與n個(gè)有效位標(biāo)志Valid相連，所述n個(gè)與門電路的輸出端分別通過控制線START[1]…START[n]與n個(gè)敏感放大器電路PVT-SA的輸入端相連，n個(gè)PVT-SA電路的輸出端分別通過匹配線ML[1]…ML[n]與n條NOR CAM cells電路的輸入端相連，n為大于零的正整數(shù)；所述虛字電路包括一個(gè)與門電路、一個(gè)敏感放大器電路PVT-SA_DM及一條固定成全匹配的NOR CAM cells(match)電路，所述與門電路的輸入端與有效位標(biāo)志Valid＝1相連，與門電路的輸出端通過控制線START[n+1]與PVT-SA_DM電路的輸入端相連，PVT-SA_DM電路的輸出端通過匹配線ML[n+1]與NORCAM cells(match)電路的輸入端相連，所述時(shí)序控制電路，包括一個(gè)反相器、一個(gè)可編程延遲單元PROG_DLY電路、一個(gè)與門電路及一個(gè)DFF觸發(fā)器，所述反相器的輸入端分別與時(shí)鐘信號(hào)CLK、虛字電路中的與門電路另一個(gè)輸入端、功能字電路陣列中的n個(gè)與門電路另一個(gè)輸入端及DFF觸發(fā)器的時(shí)鐘端相連，反相器的輸出端與PROG_DLY電路輸入端相連，PROG_DLY電路輸出端通過控制線STOP與虛字電路中的PVT-SA_DM電路輸入端及功能字電路陣列中n個(gè)PVT-SA電路輸入端相連，虛字電路中的PVT-SA_DM電路輸出端通過輸出線DMO與DFF觸發(fā)器的輸入端口D相連，輸出端口Q與與門電路的輸入端相連，與門電路的另一個(gè)輸入端與時(shí)鐘信號(hào)CLK相連，與門電路的輸出端通過控制信號(hào)DLY_CLK與可編程延遲單元PROG_DLY電路相連，其特征在于：所述功能字電路陣列中的敏感放大器PVT-SA電路，包括PMOS管P1、P2、P3、P4、P5、P6，P7，NMOS管N1、N2、N3、N4、N5、N6，N7，反相器T1、T2，所述PMOS管P1的柵極與NMOS管N1的柵極相連，PMOS管P1的漏極與PMOS管P2的源極相連，PMOS管P2的漏極與NMOS管N1的漏極相連，所述PMOS管P2的柵極還與NMOS管N2的柵極、PMOS管P5的柵極相連，PMOS管P5的漏極還與NMOS管N3的源極、NMOS管N2的漏極相連，NMOS管N2的源極與PMOS管P2的漏極相連后再與匹配線ML相連，所述NMOS管N3的柵極分別與PMOS管P4的柵極、反相器T1的輸入端相連，所述PMOS管P4的漏極分別與NMOS管N3的漏極、PMOS管P3的柵極相連，PMOS管P3的漏極分別與NMOS管N4的漏極、NMOS管N5的柵極相連，NMOS管N5的漏極分別與PMOS管P7的漏極、反相器T2的輸入端、NMOS管N6的漏極相連，所述PMOS管P7的源極與PMOS管P6的漏極相連，所述NMOS管N6的源極與NMOS管N7的漏極相連，所述反相器T2的輸出端與輸出線MOT相連，所述反相器T1的輸出端與NMOS管N1的柵極、N4的柵極、N7的柵極相連，所述NMOS管N1的源極、N4的源極、N5的源極、N7的源極分別與地相連，所述PMOS管P1的源極、P6的源極分別與正常工作電壓VDD相連，所述PMOS管P3的源極、P4的源極、P5的源極分別與低工作電壓VDD_L相連，所述PMOS管P4的柵極、P6的柵極通過控制線START相連，所述NMOS管N2的柵極、N6的柵極、PMOS管P2、P5、P7的柵極通過控制線STOP相連；所述虛字電路中的敏感放大器PVT-SA_DM電路，包括PMOS管Pa、Pb、Pc、Pd、Pe、Pf、Pg、Ph、Pi，NMOS管Na、Nb、Nc、Nd、Ne、Nf、Ng、Nh，反相器Ta、Tb，所述PMOS管Pa的漏極與PMOS管Pb的源極相連，PMOS管Pb的漏極與NMOS管Na的漏極相連，所述PMOS管Pa的柵極與NMOS管Na的柵極相連，所述NMOS管Nb的柵極分別與PMOS管Pb的柵極、PMOS管Pe的柵極相連，所述NMOS管Nb的源極與PMOS管Pb的漏極相連并還與匹配線ML相連，所述NMOS管Nb的漏極分別與PMOS管Pe的漏極、NMOS管Nc的源極相連，所述NMOS管Nc的柵極分別與PMOS管Pd的柵極、反相器Ta的輸入端相連，所述NMOS管Nc的漏極分別與PMOS管Pd的漏極、PMOS管Pc的柵極相連，所述PMOS管Pc的漏極分別與NMOS管Nd的漏極、NMOS管Ne的柵極相連，所述NMOS管Ne的漏極分別與NMOS管Nf的漏極、PMOS管Pg的漏極、PMOS管Ph的柵極、NMOS管Nh的柵極相連，所述NMOS管Nf的源極與NMOS管Ng的漏極相連，所述PMOS管Pg的源極與PMOS管Pf的漏極相連，所述PMOS管Pg的柵極分別與NMOS管Nf的柵極、反相器Tb的輸入端相連，所述PMOS管Pg的柵極還通過控制線STOP與NMOS管Nb、Nf的柵極及PMOS管Pb、Pe的柵極相連，PMOS管Pf的柵極還通過控制線START與PMOS管Pd的柵極相連，所述反相器Tb的輸出端與PMOS管Pi的柵極相連，所述PMOS管Pi的源極與PMOS管Ph的漏極相連，所述PMOS管Pi的漏極與NMOS管Nh的漏極相連，所述NMOS管Na的柵極與反相器Ta的輸出端、NMOS管Nd、Ng的柵極相連，所述NMOS管Na的源極、Nd的源極、Ne的源極、Ng的源極、Nh的源極分別接地，所述PMOS管Pa的源極、Pf的源極、Ph的源極分別與正常工作電壓VDD相連，所述PMOS管Pc的源極、Pd的源極、Pe的源極分別與低工作電壓VDD_L相連。