[發(fā)明專利]一種多陣列雷達(dá)模組時(shí)序控制方法

有效

• 申請?zhí)枺?/td>: 201711321809.4
• 申請日: 2017-12-12
• 公開（公告）號: CN108181846B
• 公開（公告）日: 2020-02-18
• 發(fā)明（設(shè)計(jì)）人: 黃素貞;楊振濤;孫兆峰;胡通海;郭福強(qiáng);趙翠榮
• 申請（專利權(quán)）人: 中國電波傳播研究所（中國電子科技集團(tuán)公司第二十二研究所）
• 主分類號: G05B19/042
• 分類號: G05B19/042
• 代理公司: 暫無信息
• 代理人: 暫無信息

本發(fā)明公開了一種多陣列雷達(dá)模組時(shí)序控制方法，包括如下步驟：（1）陣列雷達(dá)模組分解：（2）陣列雷達(dá)模組之間同步時(shí)序控制：（3）單個(gè)陣列雷達(dá)模組時(shí)序控制：（4）相鄰陣列雷達(dá)模組之間交互時(shí)序控制。本發(fā)明所公開的多陣列雷達(dá)模組時(shí)序控制方法，提供一種適于大型雷達(dá)陣列的時(shí)序控制方法，在通道數(shù)目較多的陣列雷達(dá)探測情況下，本方法克服了單一時(shí)序控制單元的不足，效率高、控制靈活；多陣列雷達(dá)模組之間存在嚴(yán)格的時(shí)鐘同步，能夠有效避免各通道之間的相互串?dāng)_；相鄰陣列雷達(dá)模組之間進(jìn)行交互時(shí)序控制以確保掃描區(qū)域的探測完整性。

技術(shù)領(lǐng)域

本發(fā)明涉及地下目標(biāo)探測領(lǐng)域，尤其涉及一種多陣列雷達(dá)模組時(shí)序控制方法。

背景技術(shù)

陣列雷達(dá)技術(shù)能夠高效地進(jìn)行大面積區(qū)域掃描，通過處理技術(shù)實(shí)現(xiàn)地下目標(biāo)成像，是地下目標(biāo)探測領(lǐng)域中較為前沿的探測技術(shù)。目前陣列雷達(dá)多采用單一模組，一個(gè)時(shí)序控制單元采用分時(shí)工作方式實(shí)現(xiàn)對陣列雷達(dá)中多個(gè)通道的控制。這種時(shí)序控制方法控制簡單，適用于通道數(shù)目較少的陣列。對于通道數(shù)目較多的大型雷達(dá)陣列，如60通道、80通道陣列，特別是對采集速度要求較高的場合，這種時(shí)序控制方式處理時(shí)間較長，不能滿足實(shí)際探測需求。

發(fā)明內(nèi)容

本發(fā)明所要解決的技術(shù)問題就是提供一種適于通道數(shù)目較多的大型雷達(dá)陣列使用的多陣列雷達(dá)模組時(shí)序控制方法。

本發(fā)明采用如下技術(shù)方案：

一種多陣列雷達(dá)模組時(shí)序控制方法，其改進(jìn)之處在于，包括如下步驟：

（1）陣列雷達(dá)模組分解：

將X通道大型雷達(dá)陣列分成N個(gè)小型陣列雷達(dá)模組，每個(gè)陣列雷達(dá)模組包含M個(gè)通道，X=N×M，在每個(gè)陣列雷達(dá)模組內(nèi)均包括一個(gè)時(shí)序控制單元FPGA；

（2）陣列雷達(dá)模組之間同步時(shí)序控制：

（21）主時(shí)鐘同步設(shè)計(jì)：將高速時(shí)鐘源經(jīng)時(shí)鐘驅(qū)動(dòng)器轉(zhuǎn)換為多組LVPECL差分時(shí)鐘對用來驅(qū)動(dòng)不同陣列雷達(dá)模組的時(shí)序控制單元，設(shè)計(jì)時(shí)將產(chǎn)生主時(shí)鐘的陣列雷達(dá)模組定義為主模組，其他陣列雷達(dá)模組定義為從模組；

（22）各陣列雷達(dá)模組同步信號設(shè)計(jì)：對各陣列雷達(dá)模組采取準(zhǔn)并行控制方式，同步信號均由主模組FPGA控制產(chǎn)生，將天線的工作頻率設(shè)為fs，在主模組FPGA內(nèi)部，通過PLL鎖相環(huán)產(chǎn)生N×fs頻率的基頻脈沖Ft，在Ft脈沖的第一個(gè)周期內(nèi)，主模組工作，產(chǎn)生主模組同步信號Fpulse1；在Ft脈沖的第二至第N個(gè)周期內(nèi)，從模組工作，對應(yīng)于每一個(gè)Ft脈沖周期分別產(chǎn)生各模組同步信號Fpulse2……FpulseN，這樣，每一個(gè)Ft脈沖出現(xiàn)時(shí)，各模組均能工作，工作時(shí)間相差一個(gè)Ft脈沖周期；

（3）單個(gè)陣列雷達(dá)模組時(shí)序控制：

（31）模組內(nèi)的FPGA利用SPI通信接口接收上位機(jī)發(fā)送的通道個(gè)數(shù)、時(shí)間窗、掃描周期和取樣點(diǎn)數(shù)參數(shù)，并將參數(shù)鎖存在內(nèi)部寄存器中；

（32）產(chǎn)生串行發(fā)射觸發(fā)信號序列和接收觸發(fā)信號序列，當(dāng)前模組同步信號Fpulse有效時(shí)，其FPGA產(chǎn)生與參數(shù)相匹配的掃描周期同步信號Fscan、發(fā)射觸發(fā)信號和接收觸發(fā)信號，并按照設(shè)定的M個(gè)通道分別將發(fā)射觸發(fā)信號和接收觸發(fā)信號串聯(lián)成觸發(fā)脈沖序列，其中，發(fā)射觸發(fā)信號序列由M組發(fā)射觸發(fā)信號串聯(lián)組成，接收觸發(fā)信號序列由M組接收觸發(fā)信號串聯(lián)組成；

（33）產(chǎn)生開關(guān)控制時(shí)序，當(dāng)同一陣列Fscan同步信號出現(xiàn)時(shí)，產(chǎn)生M個(gè)通道的選通開關(guān)，在第一個(gè)Fscan同步信號到來時(shí)，將第一組發(fā)射觸發(fā)信號分配給發(fā)射機(jī)1，第一組接收觸發(fā)信號分配給接收機(jī)1，實(shí)現(xiàn)第一通道時(shí)序控制；在第二個(gè)Fscan同步信號到來時(shí)，第二組發(fā)射觸發(fā)信號分配給發(fā)射機(jī)1，第二組接收觸發(fā)信號分配給接收機(jī)2，實(shí)現(xiàn)第二通道時(shí)序控制；以此類推，直到完成M個(gè)通道的時(shí)序控制；

（4）相鄰陣列雷達(dá)模組之間交互時(shí)序控制：