[發明專利]疊加三維晶體管及其制作方法有效
| 申請號: | 201711317038.1 | 申請日: | 2017-12-08 |
| 公開(公告)號: | CN108109965B | 公開(公告)日: | 2021-06-11 |
| 發明(設計)人: | 不公告發明人 | 申請(專利權)人: | 深圳市物芯智能科技有限公司 |
| 主分類號: | H01L21/822 | 分類號: | H01L21/822;H01L21/8234 |
| 代理公司: | 深圳峰誠志合知識產權代理有限公司 44525 | 代理人: | 李明香 |
| 地址: | 518000 廣東省深圳市南山區粵*** | 國省代碼: | 廣東;44 |
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| 摘要: | |||
| 搜索關鍵詞: | 疊加 三維 晶體管 及其 制作方法 | ||
1.一種疊加三維晶體管的制作方法,其特征在于,包括:
提供SOI基底,所述SOI基底包括背襯底、氧化埋層和頂層硅;
對所述SOI基底進行刻蝕來形成疊加鰭部結構,所述疊加鰭部結構包括所述氧化埋層上方的第一半導體部分和所述氧化埋層下方的第二半導體部分,所述第一半導體部分為所述頂層硅經過刻蝕得到,而所述第二半導體部分為所述背襯底經過部分刻蝕得到;
在所述背襯底形成絕緣材料,所述絕緣材料包圍所述疊加鰭部結構;
對所述絕緣材料進行刻蝕,以使所述疊加鰭部結構暴露出來并在所述背襯底表面形成絕緣層;
在所述疊加鰭部結構表面形成柵介質層;
在所述柵介質層周圍形成柵極;
其中,所述SOI基底的刻蝕方向垂直于所述SOI基底表面,且刻蝕深度超過所述頂層硅和所述氧化埋層的厚度之和,以使得所述SOI基底的頂層硅和氧化埋層被刻穿,且所述氧化埋層下方的背襯底被部分刻蝕。
2.根據權利要求1所述的方法,其特征在于,所述絕緣材料為氮化硅材料,且其是溫度為600~1200℃的條件下經過30~300分鐘的時間生長得到,且所述氮化硅材料的厚度為0.001~0.5um。
3.根據權利要求1所述的方法,其特征在于,所述柵介質層覆蓋所述氧化埋層上方的第一半導體材料和所述氧化埋層下方的第二半導體材料。
4.根據權利要求3所述的方法,其特征在于,所述柵介質層二氧化硅層,其是在溫度為600~1200℃的條件下生長而成,且其厚度為0.001~0.5um。
5.一種根據權利要求1-4中任一項所述的方法制作而成的疊加三維晶體管,其特征在于,包括上下疊加的第一鰭式場效應晶體管和第二鰭式場效應晶體管,其中所述第一鰭式場效應晶體管和第二鰭式場效應晶體管共用所述柵極;
所述第一鰭式場效應晶體管和第二鰭式場效應晶體管的源漏區和溝道區分別形成在所述疊加鰭部結構的第一半導體部分和第二半導體部分,且通過所述氧化埋層相互分開;
所述第一鰭式場效應晶體管的源漏區形成在所述氧化埋層上方的第一半導體部分,而所述第二鰭式場效應晶體管的源漏區形成在所述氧化埋層下方的第二半導體部分。
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H01L 半導體器件;其他類目中不包括的電固體器件
H01L21-00 專門適用于制造或處理半導體或固體器件或其部件的方法或設備
H01L21-02 .半導體器件或其部件的制造或處理
H01L21-64 .非專門適用于包含在H01L 31/00至H01L 51/00各組的單個器件所使用的除半導體器件之外的固體器件或其部件的制造或處理
H01L21-66 .在制造或處理過程中的測試或測量
H01L21-67 .專門適用于在制造或處理過程中處理半導體或電固體器件的裝置;專門適合于在半導體或電固體器件或部件的制造或處理過程中處理晶片的裝置
H01L21-70 .由在一共用基片內或其上形成的多個固態組件或集成電路組成的器件或其部件的制造或處理;集成電路器件或其特殊部件的制造





