[發明專利]一種基于NIOS II的FPGA在線升級方法

有效

• 申請號: 201711298839.8
• 申請日: 2017-12-08
• 公開（公告）號: CN108037943B
• 公開（公告）日: 2021-11-09
• 發明（設計）人: 陳建國;李金全;王紹新;趙蘭保
• 申請（專利權）人: 成都華力創通科技有限公司
• 主分類號: G06F8/654
• 分類號: G06F8/654
• 代理公司: 成都虹橋專利事務所(普通合伙) 51124
• 代理人: 吳中偉

本發明涉及FPGA芯片領域，公開了一種基于NIOS II的FPGA在線升級方法，使FPGA在線在AS配置模式下無需借助外部控制器芯片即可對FPGA進行重配置。本發明FPGA內部嵌入NIOS II處理器的IP核作為控制器，并集成外部串口、網口；系統上電或復位時，NIOS II處理器啟動定時器，關閉看門狗程序，若在限定的時間內NIOS II處理器沒有從串口或網口接收到數據，則從配置FLASH芯片讀取FPGA配置文件據，進入用戶模式；若接收到數據，且接收到的數據為升級數據，則將升級數據寫入配置FLASH芯片，升級數據接收、寫入完畢后啟動看門狗程序，觸發系統復位，完成FPGA的在線升級。本發明適用于FPGA配置。

技術領域

本發明涉及FPGA芯片領域，特別涉及一種基于NIOS II的FPGA在線升級方法。

背景技術

FPGA具有靈活可編程的特點，可作為專用衛星導航芯片原型設計的開發平臺。基于SRAM 工藝的FPGA在掉電后配置數據會丟失，需要增加一個外部配置FLASH芯片用于保存FPGA配置數據，比如EPCS64，EPCQ256等。上電后，需從配置FLASH芯片讀取配置數據流并加載到 FPGA，FPGA才能正常運行。

現有常用的FPGA配置方式有：主動串行模式(AS)和被動串行模式(PS)，AS模式下FPGA 提供配置時鐘信號DCLK，PS模式下其它器件向FPGA提供配置時鐘信號DCLK。AS配置模式框圖1所示。

AS模式下首次啟動需通過FPGA的JTAG口將FPGA配置文件燒錄到配置flash芯片中，燒錄完畢后斷電。下次上電時FPGA主動從配置flash芯片中讀到配置數據，完成啟動。PS配置模式框圖如圖2所示。

PS模式下首次啟動需通過控制器的JTAG將FPGA配置文件燒錄到flash芯片中，后續可通過控制器的串口、網口等外部接口對flash芯片進行燒錄，更新FPGA配置文件，燒錄完畢后斷電。下次上電時控制器從flash芯片中讀取FPGA配置數據，并按照一定的時序發送給 FPGA，FPGA接收完畢后完成啟動。

現有AS配置模式每次FPGA升級時都需要連接FPGA的JTAG口，而將FPGA集成到整個系統中后，系統對外接口通常不會預留JTAG口，升級時需進行拆卸，費時費力。現有PS配置模式可通過串口、網口等系統對外接口對FPGA進行重配置，解決了AS模式下升級不方便的問題。但目前FPGA期間密度越來越大，配置數據也越來越大，達幾十兆甚至上百兆比特，需要多片flash芯片才能存儲這些配置數據，造成復雜性增加和額外的硬件成本，例如FLASH芯片和控制器芯片成本。

發明內容

本發明要解決的技術問題是：提供一種基于NIOS II的FPGA在線升級方法，使FPGA在線在AS配置模式下無需借助外部控制器芯片即可對FPGA進行重配置。

為解決上述問題，本發明采用的技術方案是：一種基于NIOS II的FPGA在線升級方法，包括如下步驟：

FPGA內部嵌入NIOS II處理器的IP核作為控制器，并集成串口、網口；系統上電或復位時，NIOS II處理器啟動定時器，關閉看門狗程序，若在限定的時間內NIOS II處理器沒有從串口或網口接收到數據，則從配置FLASH芯片讀取FPGA配置文件據，進入用戶模式；若接收到數據，且接收到的數據為升級數據，則將升級數據寫入配置FLASH芯片，升級數據接收、寫入完畢后啟動看門狗程序，觸發系統復位，完成FPGA的在線升級。

進一步的，還包括：將配置FLASH芯片分為至少4個區域，4個區域分別為區域1、區域 2、區域3以及區域4，區域1用于存儲FPGA二級啟動程序的配置文件，區域2用于存儲FPGA配置文件1，區域3用于存儲1FPGA配置文件2，區域4用于存儲用戶數據。

進一步的，所述FPGA二級啟動程序為工廠模式程序。