[發(fā)明專利]一種基于CML電路產(chǎn)生C_PHY信號(hào)的裝置在審
| 申請(qǐng)?zhí)枺?/td> | 201711294542.4 | 申請(qǐng)日： | 2017-12-08 |
| 公開(kāi)（公告）號(hào)： | CN109905120A | 公開(kāi)（公告）日： | 2019-06-18 |
| 發(fā)明（設(shè)計(jì)）人： | 余廣得;許恩;鐘凡 | 申請(qǐng)（專利權(quán)）人： | 武漢精立電子技術(shù)有限公司 |
| 主分類號(hào)： | H03K19/018 | 分類號(hào)： | H03K19/018 |
| 代理公司： | 武漢開(kāi)元知識(shí)產(chǎn)權(quán)代理有限公司 42104 | 代理人： | 黃行軍 |
| 地址： | 430070 湖北省武漢*** | 國(guó)省代碼： | 湖北;42 |
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| 摘要： | |||
| 搜索關(guān)鍵詞： | 引腳 運(yùn)放電路 電路 電壓調(diào)節(jié)電路 信號(hào)輸出端 電路產(chǎn)生 電路輸出 串聯(lián) 電路并聯(lián) 信號(hào)技術(shù) 信號(hào)輸出 管腳 占用 輸出 | ||
1.一種基于CML電路產(chǎn)生C_PHY信號(hào)的裝置，其特征在于，包括集成于FPGA內(nèi)部的第一CML電路、第二CML電路和SSTL電路，所述FPGA具有供第一CML電路輸出的第一引腳(5)，所述FPGA具有供第二CML電路輸出的第二引腳(6)，所述FPGA具有供SSTL電路輸出的第三引腳(7)，所述第一CML電路與第二CML電路并聯(lián)，所述第一引腳(5)和第二引腳(6)后串聯(lián)有電壓調(diào)節(jié)電路和第一運(yùn)放電路，所述第三引腳(7)后串聯(lián)有第二運(yùn)放電路，所述第一CML電路、第二CML電路、電壓調(diào)節(jié)電路和第一運(yùn)放電路共同組成C_PHY信號(hào)的HS信號(hào)輸出端，所述SSTL電路和第二運(yùn)放電路共同組成C_PHY信號(hào)的LP信號(hào)輸出端。
2.如權(quán)利要求1所述基于CML電路產(chǎn)生C_PHY信號(hào)的裝置，其特征在于：所述電壓調(diào)節(jié)電路包括串聯(lián)于第一引腳(5)、第二引腳(6)與地之間的電阻R1和電阻R2。
3.如權(quán)利要求2所述基于CML電路產(chǎn)生C_PHY信號(hào)的裝置，其特征在于：所述第一運(yùn)放電路包括第一運(yùn)算放大器U1、電阻R3和電阻R4，所述第一運(yùn)算放大器U1的正向信號(hào)輸入端接入至電阻R1和電阻R2之間，所述第一運(yùn)算放大器U1的反向信號(hào)輸入端通過(guò)電阻R4連接有REF參考源，所述電阻R4的另一端與第一運(yùn)算放大器U1的輸出端之間連接電阻R3。
4.如權(quán)利要求1所述基于CML電路產(chǎn)生C_PHY信號(hào)的裝置，其特征在于：所述第二運(yùn)放電路包括第二運(yùn)算放大器U2和電阻R5，所述第三引腳(7)與第二運(yùn)算放大器U2的正向信號(hào)輸入端連接，所述第二運(yùn)算放大器U2的反向信號(hào)輸入端通過(guò)電阻R5與第二運(yùn)算放大器U2的信號(hào)輸出端連接。
5.如權(quán)利要求1所述基于CML電路產(chǎn)生C_PHY信號(hào)的裝置，其特征在于：所述第一CML電路包括并聯(lián)設(shè)置的電阻R6和電阻R7、并聯(lián)設(shè)置的三極管Q1和三極管Q2，所述電阻R6與三極管Q1串聯(lián)，所述電阻R7與三極管Q2串聯(lián)，所述電阻R6、電阻R7的另一端與VCC連接，所述三極管Q1和三極管Q2的發(fā)射極與第一電流表(8)連接，所述第一電流表(8)另一端接地，所述三極管Q1和三極管Q2的基極與FPGA的第一控制端(1)連接，所述三極管Q1和三極管Q2的集電極共同構(gòu)成第一CML電路的CML差分信號(hào)輸出端。
6.如權(quán)利要求1所述基于CML電路產(chǎn)生C_PHY信號(hào)的裝置，其特征在于：所述第二CML電路包括并聯(lián)設(shè)置的電阻R8和電阻R9、并聯(lián)設(shè)置的三極管Q3和三極管Q4，所述電阻R8與三極管Q3串聯(lián)，所述電阻R9與三極管Q4串聯(lián)，所述電阻R8、電阻R9的另一端與VCC連接，所述三極管Q3和三極管Q4的發(fā)射極與第二電流表(9)連接，所述第二電流表(9)另一端接地，所述三極管Q3和三極管Q4的基極與FPGA的第二控制端(2)連接，所述三極管Q3和三極管Q4的集電極共同構(gòu)成第二CML電路的CML差分信號(hào)輸出端。
7.如權(quán)利要求1所述基于CML電路產(chǎn)生C_PHY信號(hào)的裝置，其特征在于：所述SSTL電路包括串聯(lián)在VCC與地之間的第一MOS管(10)和第二MOS管(11)，所述第一MOS管(10)的源極與VCC連接，所述第二MOS管(11)的源極與地連接，所述第一MOS管(10)的柵極與FPGA的第三控制端(3)連接，所述第二MOS管(11)的柵極與FPGA的第四控制端(4)連接，所述第一MOS管(10)和第二MOS管(11)的漏極共同構(gòu)成SSTL電路的信號(hào)輸出端。
8.如權(quán)利要求7所述基于CML電路產(chǎn)生C_PHY信號(hào)的裝置，其特征在于：所述第一MOS管(10)為P溝道MOS管，第二MOS管(11)為N溝道MOS管。
9.如權(quán)利要求1所述基于CML電路產(chǎn)生C_PHY信號(hào)的裝置，其特征在于：所述第一運(yùn)放電路的放大倍數(shù)為兩倍。
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