[發明專利]基于樹莓派和FPGA的配置電路及方法在審
| 申請號: | 201711293023.6 | 申請日: | 2017-12-08 |
| 公開(公告)號: | CN109902054A | 公開(公告)日: | 2019-06-18 |
| 發明(設計)人: | 王宇飛;馮涵;楊建超;曹鑫泉;顧紅;蘇衛民;陸錦輝 | 申請(專利權)人: | 南京理工大學 |
| 主分類號: | G06F13/42 | 分類號: | G06F13/42;G06F13/40 |
| 代理公司: | 南京理工大學專利中心 32203 | 代理人: | 薛云燕 |
| 地址: | 210094 江*** | 國省代碼: | 江蘇;32 |
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| 摘要: | |||
| 搜索關鍵詞: | 樹莓 配置電路 系統升級 配置 使用者提供 信號處理板 配置方式 以太網口 在線更新 直接配置 自動加載 板子 上電 下載 自帶 電路 改進 聯網 更新 靈活 | ||
1.一種基于樹莓派和FPGA的配置電路,其特征在于,包括一塊樹莓派Raspberry Pi 3的板子、一片Flash芯片和Xilinx系列的FPGA芯片;采用兩種配置方式配置FPGA芯片,并且利用樹莓派Raspberry Pi 3自帶的WiFi固件和以太網口實現在線的系統升級;
樹莓派Raspberry Pi 3配置FPGA芯片總計用到了20個GPIO口,其中17個連接到FPGA,分別是M[2:0]、DONE、CCLK、DATA[7:0],用來直接配置FPGA;另外還有4個GPIO口接到Flash芯片,4個GPIO口用的是樹莓派Raspberry Pi 3專用的SPI傳輸接口,分別是SPI_CLK、SPI_CE、SPI_MOSI、SPI_MISO,其中CCLK與SPI_CLK共用同一個GPIO口。
2.根據權利要求1所述的基于樹莓派和FPGA的配置電路,其特征在于,采用兩種配置方式配置FPGA芯片,具體為:
通過樹莓派Raspberry Pi 3的GPIO口直接配置FPGA芯片,或者是樹莓派Raspberry Pi3將文件傳輸到Flash芯片,再由Flash芯片在上電的時候加載到FPGA。
3.根據權利要求1所述的基于樹莓派和FPGA的配置電路,其特征在于,利用樹莓派Raspberry Pi 3自帶的WiFi固件和以太網口實現在線的系統升級,具體為:
通過樹莓派Raspberry Pi 3自帶的WiFi固件,聯網即可下載安裝包,再由樹莓派Raspberry Pi 3下載到FPGA芯片,實現版本的升級;
在沒有WiFi的情況下,通過網線接入以太網口實現聯網。
4.一種基于樹莓派和FPGA的配置方法,其特征在于,采用兩種配置方式配置FPGA芯片,
第一種配置方式為:采用從并配置模式,通過樹莓派Raspberry Pi 3的GPIO口直接配置FPGA芯片;該模式下,樹莓派實現的功能:產生時鐘CCLK、傳送配置數據到FPGA和檢測FPGA回傳的DONE信號;
第二種配置方式為:采用SPI配置模式,通過先由樹莓派Raspberry Pi 3傳給Flash芯片,再由Flash芯片加載到FPGA芯片;該模式下,樹莓派Raspberry Pi 3通過SPI傳輸方式將.mcs文件傳到Flash芯片,然后再由Flash芯片在上電的時候加載到FPGA。
5.根據權利要求4所述的基于樹莓派和FPGA的配置方法,其特征在于,所述第一種配置方式,具體如下:
樹莓派Raspberry Pi 3配置FPGA采用的是從并模式,M[2:0]=110,占用了14根引腳,包括數據線8根,6根配置線:DONE、CCLK、樹莓派RaspberryPi 3從SD卡中讀取.bit文件然后發給FPGA芯片,流程如下:
(1)如果從并總線上只有一個器件,拉低
(2)如果不需要讀反饋,拉低
(3)被拉高時,M[2:0]的值被采樣;
(4)在拉低之前拉低;
(5)拉低,進入從并模式界面;
(6)拉低后的第一個CCLK的上升沿,加載第一個字節;
(7)后續字節流在每個CCLK的上升沿加載;
(8)當最后一個字節加載完畢后,器件進入STARTUP流程;
(9)STARTUP流程持續至少8個CCLK周期;
(10)STARTUP流程期間,DONE信號被拉高;
(11)配置完成后,拉高
(12)拉高后,拉高。
6.根據權利要求4所述的基于樹莓派和FPGA的配置方法,其特征在于,所述第二種配置方式,具體如下:
樹莓派Raspberry Pi 3寫串行Flash芯片,再由Flash芯片上電加載配置FPGA芯片,Flash芯片的4個SPI引腳全部與樹莓派Raspberry Pi 3相連,所有指令都通過這4個腳串行移位輸入,在SPI串行Flash芯片配置模式下,M[2:0]=001,FPGA上電后,通過外部SPI串行Flash芯片PROM完成配置,配置時鐘由FPGA芯片提供,流程如下:
(1)先拉低信號,接著拉低
(2)被拉高時,M[2:0]的值被采樣;
(3)拉低,進入SPI模式界面;
(4)MOSI開始發送命令到Flash,先寫8bit的Read CMD,再寫24bit的Address;
(5)MISO開始接收Flash發送過來的bit流;
(6)配置完成后,拉高MOSI和DONE。
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