[發明專利]半導體結構及其制造方法

有效

• 申請號: 201711290240.X
• 申請日: 2017-12-08
• 公開（公告）號: CN109103262B
• 公開（公告）日: 2023-02-28
• 發明（設計）人: 陳奕升;陳自強;張智勝;吳政憲
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L29/786
• 分類號: H01L29/786;H01L21/336
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

形成半導體器件的方法包括：提供半導體結構，半導體結構包括從第一區延伸到第二區的第一半導體材料。該方法還包括去除第二區中的第一半導體材料的部分以形成凹槽，該凹槽暴露設置在第一區中的第一半導體材料的側壁；形成覆蓋側壁的介電材料；當介電材料覆蓋側壁時，在鄰近介電材料的第二區中外延生長第二半導體材料；以及形成包括第一半導體材料的第一鰭和和包括第二半導體材料的第二鰭。本發明的實施例還涉及半導體結構及其制造方法。

技術領域

本發明的實施例涉及半導體結構及其制造方法。

背景技術

半導體集成電路(IC)工業已經經歷了指數增長。IC材料和設計中的技術進步已經產生了多代IC，其中每一代都比前一代具有更小和更復雜的電路。在IC演化過程中，功能密度(即，每芯片面積的互連器件的數量) 通常增加，而幾何尺寸(即，可以使用制造工藝產生的最小組件(或線)) 減小。這種按比例縮小工藝通常通過提高生產效率和降低相關成本來提供益處。這種按比例縮小也已經增大了處理和制造IC的復雜度，并且為了實現這些進步，需要IC處理和制造中的類似的發展。

例如，通過增加柵極溝道耦合引入多柵極器件以改進柵極控制，減小 OFF態電流，并且減小短溝道效應(SCE)。一種這樣的多柵極器件是橫向全環柵(HGAA)晶體管，晶體管的柵極結構圍繞它的橫向溝道區延伸，在所有側上為溝道區提供通路。HGAA晶體管與傳統的互補金屬氧化物半導體(CMOS)工藝兼容，從而允許它們急劇按比例縮小，同時維持柵極控制并且緩解SCE。然而，HGAA晶體管的制造可以是有挑戰的。例如，通過當前的方法外延生長HGAA晶體管的堆疊的半導體材料形成溝道不是在所有方面都令人滿意，尤其是當器件節距較小時，再然后40納米(nm) 或更小時。

發明內容

本發明的實施例提供了一種形成半導體器件的方法，包括：提供半導體結構，所述半導體結構包括從第一區延伸到第二區的第一半導體材料；去除所述第二區中的所述第一半導體材料的部分以形成凹槽，所述凹槽暴露設置在所述第一區中的所述第一半導體材料的側壁；形成覆蓋所述側壁的介電材料；當所述介電材料覆蓋所述側壁時，在鄰近所述介電材料的所述第二區中外延生長第二半導體材料；以及形成包括所述第一半導體材料的第一鰭和和包括所述第二半導體材料的第二鰭。

本發明的另一實施例提供了一種形成半導體器件的方法，包括：提供襯底，所述襯底具有設置在所述襯底上方的多個第一半導體層和多個第二半導體層，所述第一半導體層具有與所述第二半導體層不同的材料組成，并且所述第一半導體層和所述第二半導體層在垂直方向上相對于彼此交替地設置；在所述襯底的第一區上方形成圖案化的掩模；當所述圖案化的掩模位于所述第一區上方時，去除所述襯底的第二區中的所述多個第一半導體層和所述多個第二半導體層，使得所述第一區中的所述多個第一半導體層和所述多個第二半導體層的側壁暴露；在包括所述側壁的所述襯底上方共形地沉積介電材料層；當所述介電材料層設置在所述側壁上時，在所述第二區中外延生長多個第三半導體層和多個第四半導體層，所述多個第三半導體層具有與所述多個第四半導體層不同的材料組成，并且所述多個第三半導體層和所述多個第四半導體層在垂直方向上相對于彼此交替地設置；以及圖案化所述多個第一半導體層、所述多個第二半導體層、所述多個第三半導體層和所述多個第四半導體層以在所述第一區中形成第一鰭和在所述第二區中形成第二鰭。

本發明的又一實施例提供了一種半導體結構，包括：半導體襯底，具有第一區和第二區；第一半導體結構，設置在所述第一區內的所述半導體襯底上方；以及第二半導體結構，設置在所述第二區內的所述半導體襯底上方，其中，在所述第一半導體結構和所述第二半導體結構相交的平面內，所述第一半導體結構具有(110)晶面，并且所述第二半導體結構具有(100) 晶面，所述平面平行于所述半導體襯底的頂面。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發明的各個方面。應該指出，根據工業中的標準實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。

圖1是根據本發明的各個方面的形成半導體器件的方法的流程圖。