[發(fā)明專利]半導體裝置

有效

• 申請?zhí)枺?/td>: 201711289111.9
• 申請日: 2017-12-07
• 公開（公告）號: CN108877857B
• 公開（公告）日: 2022-03-15
• 發(fā)明（設計）人: 尹炳國;金洪謙
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: G11C7/22
• 分類號: G11C7/22;G11C7/10
• 代理公司: 北京路浩知識產(chǎn)權代理有限公司 11002
• 代理人: 趙愛玲;張晶

一種半導體裝置包括讀取模式信號生成電路和讀取校準電路。讀取模式信號生成電路將讀取命令與內部時鐘信號中的至少一個進行比較以生成讀取模式信號。讀取校準電路響應于內部數(shù)據(jù)與至少一個內部時鐘信號同步以生成讀取數(shù)據(jù)。讀取校準電路響應于讀取模式信號來控制內部數(shù)據(jù)的校準序列。

相關申請的交叉引用

本申請要求于2017年5月16日提交的申請?zhí)枮?0-2017-0060640 的韓國申請的優(yōu)先權，其整體通過引用并入本文。

技術領域

本公開的實施例涉及校準數(shù)據(jù)以接收和輸出校準的數(shù)據(jù)的半導體裝置。

背景技術

隨著半導體系統(tǒng)發(fā)展成以高速操作，包括在每個半導體系統(tǒng)中的半導體裝置之間的高數(shù)據(jù)傳輸速率(或高帶寬數(shù)據(jù)通信)的需求已經(jīng)日益增加。響應于這種需求，已經(jīng)提出各種預取(pre-fetch)方案。預取方案可以對應于鎖存串行輸入的數(shù)據(jù)并且并行輸出鎖存數(shù)據(jù)的設計技術。內部時鐘分頻器可以用于獲取并行數(shù)據(jù)。如果內部時鐘信號被分頻，則多個多相時鐘信號可以被生成，并且多個多相時鐘信號可以被用于數(shù)據(jù)的并行化或串行化。

發(fā)明內容

根據(jù)實施例，半導體裝置包括讀取模式信號生成電路和讀取校準電路。讀取模式信號生成電路將讀取命令與至少一個內部時鐘信號進行比較以生成讀取模式信號。讀取校準電路響應于內部數(shù)據(jù)與至少一個內部時鐘信號同步以生成讀取數(shù)據(jù)。讀取校準電路響應于讀取模式信號來控制內部數(shù)據(jù)的校準序列。

根據(jù)另一實施例，半導體裝置包括寫入控制電路和讀取控制電路。寫入控制電路根據(jù)寫入命令與內部時鐘信號的比較結果來控制寫入數(shù)據(jù)的校準序列以生成內部數(shù)據(jù)。存儲器電路在寫入操作期間存儲內部數(shù)據(jù)，并且在讀取操作期間輸出存儲在存儲器電路中的內部數(shù)據(jù)。讀取控制電路根據(jù)讀取命令與內部時鐘信號的比較結果來控制內部數(shù)據(jù)的校準序列以生成讀取數(shù)據(jù)。

附圖說明

鑒于附圖和隨后的詳細描述，本公開的各個實施例將變得更加顯而易見，其中：

圖1是示出根據(jù)本公開的實施例的半導體裝置的配置的框圖；

圖2是示出包括在圖1的半導體裝置中的寫入模式信號生成電路的配置的框圖；

圖3是示出包括在圖2的寫入模式信號生成電路中的寫入控制信號生成電路的配置的電路圖；

圖4是示出包括在圖2的寫入模式信號生成電路中的寫入模式信號輸出電路的配置的電路圖；

圖5是示出包括在圖1的半導體裝置中的寫入校準電路的配置的框圖；

圖6是示出包括在圖5的寫入校準電路中的內部寫入校準電路的配置的框圖；

圖7是示出圖5的寫入校準電路中包含的寫入數(shù)據(jù)選擇電路的結構的框圖；

圖8和圖9是示出包括在圖1的半導體裝置中的寫入控制電路的操作的時序圖；

圖10是示出包括在圖1的半導體裝置中的讀取模式信號生成電路的配置的框圖；

圖11是示出包括在圖10的讀取模式信號生成電路中的讀取控制信號生成電路的配置的電路圖；

圖12是示出包括在圖10的讀取模式信號生成電路中的讀取模式信號輸出電路的配置的電路圖；

圖13是示出包括在圖1的半導體裝置中的讀取校準電路的配置的框圖；

圖14是示出包括在圖13的讀取校準電路中的內部讀取校準電路的配置的框圖；

圖15是示出包括在圖13的讀取校準電路中的讀取數(shù)據(jù)輸出電路的配置的框圖；

圖16和圖17是示出包括在圖1的半導體裝置中的讀取控制電路的操作的時序圖；以及