[發明專利]卷積運算處理方法及相關產品

有效

• 申請號: 201711283173.9
• 申請日: 2017-12-06
• 公開（公告）號: CN108304923B
• 公開（公告）日: 2022-01-18
• 發明（設計）人: 章恒;張陽明
• 申請（專利權）人: 騰訊科技（深圳）有限公司
• 主分類號: G06N3/063
• 分類號: G06N3/063;G06N3/04
• 代理公司: 廣州三環專利商標代理有限公司 44202
• 代理人: 郝傳鑫;熊永強

1.一種集成芯片，所述集成芯片包括：控制器、卷積處理器、輸入緩存、輸出緩存；其特征在于，

所述控制器將分段卷積核和分段卷積輸入數據載入到所述輸入緩存；所述分段卷積核為卷積核分段得到的數據；所述分段卷積輸入數據為卷積輸入數據分段得到的數據；所述卷積核和所述卷積輸入數據是三維的；

所述卷積處理器對所述分段卷積核和所述分段卷積輸入數據進行分段卷積運算得到分段卷積結果，將所述分段卷積結果存儲到所述輸出緩存；

其中，所述卷積處理器對所述分段卷積核和所述分段卷積輸入數據進行分段卷積運算包括：

所述卷積處理器將所述分段卷積核轉換為分段卷積核矩陣，將所述分段卷積輸入數據轉換為分段卷積輸入矩陣，所述分段卷積核矩陣的行數和所述分段卷積輸入矩陣的列數與所述卷積處理器的邏輯電路數量對應；

所述卷積處理器將所述分段卷積輸入矩陣作為被乘數，將所述分段卷積核矩陣作為乘數進行乘積運算。

2.根據權利要求1所述集成芯片，其特征在于，所述分段卷積核矩陣的行數和所述分段卷積輸入矩陣的列數與所述卷積處理器的邏輯電路數量對應包括：

所述分段卷積核矩陣的行數小于或等于所述卷積處理器的乘加器的數量；所述分段卷積輸入矩陣的列數小于或等于所述卷積處理器的乘加器的數量。

3.根據權利要求1或2所述集成芯片，其特征在于，所述卷積處理器將所述分段卷積結果存儲到所述輸出緩存包括：

所述卷積處理器將所述分段卷積結果與所述輸出緩存內存儲的數據累加后寫入所述輸出緩存。

4.根據權利要求3所述集成芯片，其特征在于，在所述卷積核的所有數據均參與分段卷積運算后，所述卷積處理器對所述輸出緩存內存儲的數據進行后處理計算，得到后處理卷積結果；所述卷積處理器對所述后處理卷積結果對應的矩陣進行轉置運算，得到所述后處理卷積結果對應的矩陣的轉置矩陣；

或者，在所述卷積核的所有數據均參與分段卷積運算后，所述卷積處理器對所述輸出緩存內存儲的數據對應的矩陣進行轉置運算，得到所述輸出緩存內存儲的數據對應的矩陣的轉置矩陣；

所述控制器將所述轉置矩陣對應的卷積結果作為卷積輸入數據存入片內存儲器。

5.根據權利要求1或2所述集成芯片，其特征在于，所述輸入緩存包含第一存儲空間和第二存儲空間，所述第一存儲空間和所述第二存儲空間分別用于存儲數據；所述控制器將所述分段卷積核載入所述輸入緩存包括：

在所述第二存儲空間內的數據參與分段卷積運算結束后，所述控制器將所述第一存儲空間內的數據移動到所述第二存儲空間，然后將所述分段卷積核載入所述第一存儲空間。

6.根據權利要求1所述集成芯片，其特征在于，所述集成芯片還包括：片內存儲器；

所述片內存儲器接收所述卷積輸入數據和所述分段卷積核，或者，所述片內存儲器接收所述卷積輸入數據和所述卷積核。

7.一種卷積運算處理方法，其特征在于，包括：

將分段卷積核和分段卷積輸入數據載入到輸入緩存；所述分段卷積核為卷積核分段得到的數據，所述分段卷積輸入數據為卷積輸入數據分段得到的數據；所述卷積核和所述卷積輸入數據是三維的；

對所述分段卷積核和所述分段卷積輸入數據進行分段卷積運算得到分段卷積結果，將所述分段卷積結果存儲到輸出緩存；

其中，所述對所述分段卷積核和所述分段卷積輸入數據進行分段卷積運算包括：

將所述分段卷積核轉換為分段卷積核矩陣，將所述分段卷積輸入數據轉換為分段卷積輸入矩陣，所述分段卷積核矩陣的行數和所述分段卷積輸入矩陣的列數與所述卷積處理器的邏輯電路數量對應；

將所述分段卷積輸入矩陣作為被乘數，將所述分段卷積核矩陣作為乘數進行乘積運算。

8.根據權利要求7所述方法，其特征在于，所述分段卷積核矩陣的行數和所述分段卷積輸入矩陣的列數與進行卷積運算的邏輯電路數量對應包括：

所述分段卷積核矩陣的行數小于或等于進行卷積運算的乘加器的數量；所述分段卷積輸入矩陣的列數小于或等于進行卷積運算的乘加器的數量。