[發明專利]具有集成電子熔絲的半導體裝置及其形成方法

有效

• 申請號: 201711275244.0
• 申請日: 2017-12-06
• 公開（公告）號: CN108231666B
• 公開（公告）日: 2023-06-23
• 發明（設計）人: V·薩爾德賽;W·亨森;都米葛·費瑞爾·路畢;S·艾倫;艾瑞·阿爾特金
• 申請（專利權）人: 格芯(美國)集成電路科技有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L23/525
• 代理公司: 北京戈程知識產權代理有限公司 11314
• 代理人: 程偉;王錦陽

本發明涉及集成電子熔絲，其中，一種半導體裝置包括位于互連結構上方并橫向偏離該互連結構的金屬薄膜例如eFUSE或精密電阻器。第一介電層設于該互連結構上方以及可選地于該金屬薄膜下方，并用以在圖案化該金屬薄膜期間防止蝕刻該互連結構。穿過設于該金屬薄膜上方及該互連上方的第二介電層建立至該金屬薄膜及該互連的接觸。

技術領域

本申請通常涉及半導體裝置，尤其涉及具有電子可編程熔絲(electronicallyprogrammable?fuse；eFUSE)的半導體裝置及其制造方法。

背景技術

電子可編程熔絲(eFUSE)在集成電路(integrated?circuit；IC)中被用作被動裝置以針對不同的功能編程電路。為降低制造成本，芯片上的晶體管及其它元件可與其它晶體管、存儲器(memory)陣列及類似物(包括用于編程的鏈接組件)初始連接。在完成標準化半導體芯片以后，利用輸入數據可客制化該芯片(也就是，編程)。

使用eFUSE編程通常包括使大電流通過該eFUSE，以斷開該eFUSE結構，從而導致永久電性開路。eFUSE也可經配置以電性修復IC產品內的故障。eFUSE使用電遷移來形成開路以及修復。

在編程期間，對于給定的施加電壓，如果eFUSE電阻(R)太高，電流可能不足以熔斷熔絲且裝置功能不會如期望那樣實現。因此，期望至原始制造的eFUSE的電性連接穩健，以允許高效且有效地編程集成電路。

在許多裝置架構中，同時形成至eFUSE及其它IC元件的電性連接。幾何效應、蝕刻選擇性以及其它因素為成功集成eFUSE架構與其它IC架構帶來挑戰。例如，在同時蝕刻eFUSE接觸與晶體管溝槽硅化物接觸期間，已觀察到eFUSE金屬薄膜的過蝕刻(或刨削(gouging))。

發明內容

需要改進的結構及方法以在IC制造流程中集成eFUSE及其它金屬薄膜架構。依據本申請的實施例，一種半導體裝置包括：互連結構，設于該互連結構的暴露表面上方的第一介電層，可選地設于該第一介電層上方并橫向偏離該互連結構的圖案化金屬薄膜，以及設于該圖案化金屬薄膜上方以及于橫向偏離該圖案化金屬薄膜的該第二介電層的暴露表面上方(也就是，該互連結構上方)的第二介電層。

一種形成半導體裝置的方法包括：在互連結構的暴露表面上方形成第一介電層，橫向偏離該互連結構形成圖案化金屬薄膜，以及在該圖案化金屬薄膜上方及該互連結構上方(也就是，直接在該第一介電層的一部分上方)形成第二介電層，以使位于該圖案化金屬薄膜上方的該第二介電層的厚度及蝕刻速率與位于該互連結構上方的該第一介電層及該第二介電層的組合厚度及組合蝕刻速率相差小于25％。

蝕刻第一過孔開口穿過該第二介電層，以暴露該圖案化金屬薄膜的頂部表面，以及蝕刻第二過孔開口穿過該第二介電層，以暴露該互連結構的頂部表面。在該第一過孔開口內形成與該圖案化金屬薄膜電性接觸的第一接觸，以及在該第二過孔開口內形成與該互連結構電性接觸的第二接觸。在蝕刻期間，位于該互連結構上方的該第二介電層及該第一介電層的平均蝕刻速率是位于該圖案化金屬薄膜上方的該第二介電層的平均蝕刻速率的25％以內。

一種半導體裝置包括：設于互連結構的暴露表面上方的第一介電層，橫向偏離該互連結構的圖案化金屬薄膜，以及設于該圖案化金屬薄膜上方以及于橫向偏離該圖案化金屬薄膜的該第一介電層的暴露表面上方的第二介電層。第一接觸延伸穿過該第二介電層并與該圖案化金屬薄膜電性接觸。第二接觸延伸穿過該第二介電層及該第一介電層并與該互連結構電性接觸，其中，位于該圖案化金屬薄膜上方的該第二介電層的厚度與位于該互連結構上方的該第一介電層及該第二介電層的組合厚度相差小于25％。

附圖說明

下面有關本申請的具體實施例的詳細說明與下面的附圖結合閱讀時可被最好地理解，附圖中，類似的附圖標記表示類似的結構，且其中：

圖1顯示包括eFUSE金屬薄膜及溝槽硅化物接觸的比較半導體裝置的一部分的示意剖視圖；