[發明專利]STT-MRAM存儲器

在審

• 申請號: 201711261714.8
• 申請日: 2017-12-04
• 公開（公告）號: CN109873010A
• 公開（公告）日: 2019-06-11
• 發明（設計）人: 戴強;陸宇
• 申請（專利權）人: 中電海康集團有限公司
• 主分類號: H01L27/22
• 分類號: H01L27/22;H01L23/528;H01L21/768
• 代理公司: 北京康信知識產權代理有限責任公司 11240
• 代理人: 韓建偉;謝湘寧

本申請提供了一種STT?MRAM存儲器。該STT?MRAM存儲器包括多個存儲單元，各存儲單元包括設置在襯底上的且相互電連接的MTJ位元與開關器，各開關器的一個電極互聯形成柵極條，STT?MRAM存儲器還包括：至少一個并聯金屬層，各并聯金屬層設置在一個柵極條的遠離襯底的表面上。該存儲器中，在柵極條上設置并聯金屬層，通過將柵極條與并聯金屬層并聯的方式降低整個柵極條的電阻，進而緩解了電阻電容延遲效應，使得STT?MRAM存儲器具有較高的存儲速度；并且，該STT?MRAM存儲器中，由于不需要通過Dummy bit來將柵極條并聯在一起，所以保證了STT?MRAM存儲器具有較高的存儲密度。

技術領域

本申請涉及STT-MRAM存儲器領域，具體而言，涉及一種STT-MRAM存儲器。

背景技術

STT-MRAM存儲器包括多個矩陣排列的存儲單元，每個存儲單元包括MTJ位元以及與MTJ位元電連接的開關器，一般的開關器為CMOS。

目前，STT-MRAM存儲器中，采用CMOS中的多晶硅柵互聯布局的方式形成一條字線，通常多晶硅柵極較長(一千個位線的長度)，造成較大的(RC delay)，導致STT-MRAM存儲器的存儲速度較慢。

為了緩解上述問題，現有技術中通常每隔一定數量的存儲單元，都要將多晶硅柵極連接至金屬，利用與金屬并聯來降低電阻以提高存儲速度，但是，這種方案需要采用虛擬位元(Dummy bit)將不同的行或列的柵極連接在一起，再將該虛擬位元與金屬連接，虛擬位元會占據一定的面積，使得STT-MRAM存儲器中的存儲單元的密度較小，如每8個、16個與32個存儲單元連接至金屬的STT-MRAM存儲器中，會損耗的面積分別為12.5％、6.25％與3.125％，進而使得STT-MRAM存儲器的存儲密度較小。

發明內容

本申請的主要目的在于提供一種STT-MRAM存儲器，以解決現有技術中的STT-MRAM存儲器不能同時具有較快的存儲速度與較大的存儲密度的問題。

為了實現上述目的，本申請提供了一種STT-MRAM存儲器，該STT-MRAM存儲器包括多個存儲單元，各上述存儲單元包括設置在襯底上的且相互電連接的MTJ位元與開關器，各上述開關器的一個電極互聯形成柵極條，上述STT-MRAM存儲器還包括：至少一個并聯金屬層，各上述并聯金屬層設置在一個上述柵極條的遠離上述襯底的表面上。

進一步地，上述STT-MRAM存儲器還包括多個上述并聯金屬層，并且各上述并聯金屬層一一對應的設置在上述柵極條的表面上。

進一步地，上述并聯金屬層的材料選自銅、鎢、鋁、銀、鈷與鈦中的一種或多種。

進一步地，上述并聯金屬層的厚度在40～60nm之間。

進一步地，上述開關器為CMOS，且上述CMOS包括柵極，上述柵極包括設置在上述襯底上且沿遠離上述襯底的方向依次疊置設置的柵氧層、多晶硅層以及金屬硅化物層，其中，各上述柵氧層設置在上述襯底上，且各上述CMOS還包括側墻，上述側墻設置在上述柵極的側壁上。

進一步地，上述STT-MRAM存儲器還包括：第一介電層，設置在上述柵極的遠離上述襯底的表面上以及上述柵極兩側的上述襯底上，上述第一介電層中開設有多個第一通孔，各上述第一通孔與各上述金屬硅化物層連接，上述并聯金屬層設置在上述第一通孔中。

進一步地，上述第一介電層中開設有多個第二通孔與多個第三通孔，上述第二通孔一一對應地與上述CMOS的源區連接，上述第三通孔一一對應地與上述CMOS的漏區連接，上述STT-MRAM存儲器還包括：源極層，設置在各上述第二通孔中；漏極層，設置在各上述第三通孔中。

進一步地，上述STT-MRAM存儲器還包括：第一擴散阻擋層，設置在各上述第一通孔的孔壁上，上述并聯金屬層設置在上述第一擴散阻擋層上。