[發明專利]一種可編程的延時觸發脈沖同步裝置

在審

• 申請號: 201711250620.0
• 申請日: 2017-12-01
• 公開（公告）號: CN108011621A
• 公開（公告）日: 2018-05-08
• 發明（設計）人: 桑子儒;楊永峰;鄺忠華;王曉輝;胡戰利;任寧;趙斌清;付鑫;吳三;梁棟;劉新;鄭海榮
• 申請（專利權）人: 深圳先進技術研究院
• 主分類號: H03K5/15
• 分類號: H03K5/15
• 代理公司: 深圳青年人專利商標代理有限公司 44350
• 代理人: 傅俏梅

本發明適用于電子技術領域，提供了一種可編程的延時觸發脈沖同步裝置，包括脈沖輸入單元、可編程邏輯陣列以及脈沖輸出單元以及控制單元，其中：脈沖輸入單元，用于輸入多路脈沖信號至可編程邏輯陣列；可編程邏輯陣列，由多路延遲通道組成，多路延遲通道分別用于對多路脈沖信號進行延時處理，以輸出多路同步信號至所述脈沖輸出單元；控制單元，用于配置可編程邏輯陣列中延遲通道的數量和各延遲通道的延時時間；脈沖輸出單元，用于將多路同步信號輸出至下級電路。本發明可以方便靈活的改變延遲通道的數量以及各延遲通道的延遲時間，而且還簡化了同步機的電路硬件結構，降低了同步機產品的硬件成本。

技術領域

本發明屬于電子技術領域，尤其涉及一種可編程的延時觸發脈沖同步裝置。

背景技術

在復雜的大型物理實現或復雜的儀器系統中，一般有多個不同類型的儀器或者同一類型儀器的不同個體之間需要協調工作，例如：在時序上，可能需要其中幾臺同時工作，另外幾臺延遲一段時間工作，于是就需要觸發同步機分別給出同步信號，使這些眾多的儀器協調起來，構成一個儀器系統。

參見圖1所示，現有的觸發脈沖同步技術有1:N扇出芯片結合分立的延遲可調芯片實現，其中N為正整數，通過1:N扇出的多級級聯來實現多路信號的擴展。這種觸發脈沖同步機完全依賴于電路硬件，一旦電路硬件定型，輸出通道數目則無法更改，且輸出同步脈沖信號的延遲需要額外的延遲芯片來實現，電路硬件結構復雜。

發明內容

本發明的目的在于提供一種可編程的延時觸發脈沖同步裝置，旨在解決現有技術中的觸發脈沖同步機完全依賴于電路硬件，一旦電路硬件定型，輸出通道數目則無法更改、輸出同步脈沖信號的延遲需要額外的延遲芯片來實現、且電路硬件結構復雜的問題。

本發明提供了一種可編程的延時觸發脈沖同步裝置，包括依次連接的脈沖輸入單元、可編程邏輯陣列以及脈沖輸出單元，還包括與所述可編程邏輯陣列單元連接的控制單元，其中：

所述脈沖輸入單元，用于輸入多路脈沖信號至所述可編程邏輯陣列；

所述可編程邏輯陣列，由多路延遲通道組成，所述多路延遲通道分別用于對所述多路脈沖信號進行延時處理，以輸出多路同步信號至所述脈沖輸出單元；

所述控制單元，用于配置所述可編程邏輯陣列中延遲通道的數量和各延遲通道的延時時間；

所述脈沖輸出單元，用于將所述多路同步信號輸出至下級電路。

進一步地，各延遲通道分別包括一個延時陣列單元或者多個級聯的延時陣列單元，所述延時陣列單元具有固定時延，各延遲通道的延時時間與其包括的延時陣列單元的數量呈正相關，其中，各延遲通道所包含的延時陣列單元的數量，由所述延時陣列單元的固定時延和所述控制單元為各延遲通道配置的延時時間決定。

進一步地，所述延時陣列單元的固定時延小于50ps。

進一步地，所述延時陣列單元為一位或多位理想數字全加器。

進一步地，所述多位理想數字全加器由多個一位理想數字全加器級聯組成。

進一步地，所述延時陣列單元為一個配置為一位或多位全加器的LUT資源。

進一步地，所述延時陣列單元為一個通過Verilog語言配置為一位或多位全加器的LUT資源。

進一步地，所述延時陣列單元為一個通過VHDL語言配置為一位或多位全加器的LUT資源。

進一步地，所述延遲通道還包括多路選擇器，所述多路選擇器的控制端與所述控制單元連接，所述多路選擇器的多個輸入端分別與所述延遲通道中多個級聯的延時陣列單元的輸出端相連，所述多路選擇器用于根據所述單元的控制選擇具有相應時延的脈沖延遲電路。