[發明專利]存儲器元件及其操作方法

有效

• 申請號: 201711248450.2
• 申請日: 2017-11-30
• 公開（公告）號: CN109860199B
• 公開（公告）日: 2021-07-16
• 發明（設計）人: 賴二琨;龍翔瀾
• 申請（專利權）人: 旺宏電子股份有限公司
• 主分類號: H01L27/11582
• 分類號: H01L27/11582;G11C16/06;G11C16/14;G11C16/26
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 任巖

一種存儲器元件及其操作方法，存儲器元件包括一外圍電路部分及位于外圍電路上的一陣列部分。陣列部分包括一底導電層；位于底導電層上的一隔離層；位于隔離層上的一半導體基材；位于半導體基材上的一多層疊層結構；位于一第一貫穿開口的側壁上的一通道層；一存儲層。底導電層與半導體基材是通過隔離層電性絕緣。多層疊層結構包括位于半導體基材上的第一絕緣層；位于第一絕緣層上的第一導電層；位于第一絕緣層之上的多個第二絕緣層；及與第二絕緣層交錯疊層的多個第二導電層。第一貫穿開口暴露半導體基材。通道層電性接觸半導體基材。存儲層位于通道層與第一導電層之間及通道層與第二導電層之間。第一貫穿開口穿過多層疊層結構以暴露出半導體基材。

技術領域

本發明是有關于一種非易失性存儲器(Non-Volatile Memory，NVM)元件及其制作方法。特別是有關于一種垂直通道存儲器元件及其操作方法。

背景技術

非易失性存儲器元件具有存入元件中的數據不會因為電源供應的中斷而消失的特性，因而成為目前普遍被用來儲存數據的存儲器元件之一。閃存是一種典型的非易失性存儲器技術。

具有垂直通道的非易失性存儲器元件，例如垂直通道NAND閃存，一般包括一半導體基材；多個絕緣層和多晶硅層交錯疊層在半導體基材上所形成的多層疊層結構；依序在穿過多層疊層結構的貫穿開口的側壁上所形成的存儲層(例如硅-硅氧化物-氮化硅-硅氧化物-硅(SONOS)存儲層、間隙工程硅-硅氧化物-氮化硅-硅氧化物-硅(BE-SONOS)存儲層、或電荷捕捉存儲器(charge trapping memory))以及多晶硅通道層；以及在存儲層、通道層以及多晶硅層上定義出的多個存儲單元。存儲單元是通過通道層與作為底部共享源極線的半導體基材電性連接。其中，底部共享源極線可用來進行非易失性存儲器元件的區塊擦除(block erase)操作。

然而，由于傳統的非易失性存儲器元件的基材可作為底部共享源極線，并具有形成于基材的摻雜區，阻值偏高。加上，摻雜區與基材之間的接合接口會產生寄生電容，不僅會增加功率消耗而且會對訊號產生干擾以及時間延遲(RC delay)，進而降低存儲器元件寫入/讀取操作的可靠度以及元件速度。此外，由于傳統的基材可以是一硅基材，傳統的非易失性存儲器元件的陣列部分及外圍電路部分可能以并排的方式配置于一相同平面上，如此芯片的面積仍然太大。

因此，有需要提供一種垂直通道閃存元件，來解決已知技術所面臨的問題。

發明內容

本發明的一個面向是有關于根據本揭露的一實施例的一種存儲器元件，包括一外圍電路部分及位于外圍電路上的一陣列部分。陣列部分包括一底導電層；位于底導電層上的一隔離層；位于隔離層上的一半導體基材；以及位于半導體基材上的一多層疊層結構；位于一第一貫穿開口的側壁上的一通道層；以及一存儲層。底導電層與半導體基材是通過隔離層電性絕緣。多層疊層結構包括位于半導體基材上的第一絕緣層；位于第一絕緣層上的第一導電層；位于第一絕緣層之上的多個第二絕緣層；及與第二絕緣層交錯疊層的多個第二導電層。第二導電層是絕緣于第一導電層。第一貫穿開口暴露半導體基材。通道層電性接觸半導體基材。存儲層位于通道層與第一導電層之間，以及通道層與第二導電層之間。第一貫穿開口穿過多層疊層結構以暴露出半導體基材。

本發明的另一個面向是有關于根據本揭露的一實施例的存儲器元件的操作方法。此一存儲器元件的操作方法包括：依據一選定的操作模式，通過控制底導電層的電位，調整半導體基材的電特性，其中選定的操作模式為寫入、讀取或擦除。

附圖說明

為了對本發明的上述實施例及其他目的、特征和優點能更明顯易懂，特舉數個較佳實施例，并配合所附圖式，作詳細說明如下：

圖1繪示根據本發明的一實施例的存儲器元件的剖面示意圖。

圖2繪示根據本發明的另一實施例的存儲器元件的剖面示意圖。

圖3A繪示根據本發明的一實施例的存儲器元件在進行讀取操作時的部分放大示意圖。