[發(fā)明專利]一種同步串口總線接收端抗干擾設(shè)計(jì)方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201711242957.7
• 申請(qǐng)日: 2017-11-30
• 公開(kāi)（公告）號(hào): CN108132906B
• 公開(kāi)（公告）日: 2020-02-14
• 發(fā)明（設(shè)計(jì)）人: 邢煒;張攀;劉洋;王延光;李陽(yáng);王登峰
• 申請(qǐng)（專利權(quán)）人: 西安空間無(wú)線電技術(shù)研究所
• 主分類號(hào): G06F13/42
• 分類號(hào): G06F13/42
• 代理公司: 11009 中國(guó)航天科技專利中心
• 代理人: 任林沖

1.一種同步串口總線接收端抗干擾設(shè)計(jì)方法，其特征在于，具體步驟如下：

(1)將原始的同步串口總線的同步時(shí)鐘、同步使能、同步數(shù)據(jù)的輸入信號(hào)經(jīng)轉(zhuǎn)換輸入給FPGA芯片，設(shè)定FPGA輸入?yún)⒖紩r(shí)鐘f_clk頻率至少為同步串口總線同步時(shí)鐘頻率的1000倍；

(2)在FPGA芯片內(nèi)部，對(duì)輸入?yún)⒖紩r(shí)鐘f_clk進(jìn)行分頻，形成脈沖信號(hào)，將該脈沖信號(hào)作為使能信號(hào)EN；

(3)當(dāng)使能信號(hào)EN有效時(shí)，用f_clk時(shí)鐘信號(hào)邊沿檢測(cè)同步串口總線同步時(shí)鐘信號(hào)采樣值是否由低變高，變高后，在使能信號(hào)EN有效情況下，用f_clk時(shí)鐘信號(hào)邊沿連續(xù)2次檢測(cè)同步串口總線的同步時(shí)鐘信號(hào)是否維持為高，對(duì)三次采樣值進(jìn)行一致性表決，若三次采樣值中至少2次采樣值一致且為高，從而得到同步串口總線同步時(shí)鐘信號(hào)上升沿；

(4)在判斷上升沿到來(lái)的情況下，當(dāng)使能信號(hào)EN有效時(shí)，用f_clk時(shí)鐘信號(hào)邊沿檢測(cè)同步串口總線同步時(shí)鐘信號(hào)采樣值是否由高變低，變低后，在使能信號(hào)EN有效情況下，用f_clk時(shí)鐘信號(hào)邊沿連續(xù)2次檢測(cè)同步串口總線的同步時(shí)鐘信號(hào)是否維持為低，對(duì)三次采樣值進(jìn)行一致性表決，若三次采樣值中至少2次采樣值一致且為低，從而得到同步串口總線同步時(shí)鐘信號(hào)下降沿；

(5)當(dāng)判斷同步時(shí)鐘下降沿到來(lái)后，在使能信號(hào)EN有效的情況下，用f_clk時(shí)鐘信號(hào)邊沿連續(xù)采樣三次同步串口總線的同步使能信號(hào)，并進(jìn)行一致性判決，若三次采樣值中至少2次采樣值一致且為有效，則表示同步串口總線的同步使能信號(hào)有效；

(6)在判斷同步串口總線的同步使能信號(hào)有效的情況下，同時(shí)在使能信號(hào)EN有效的情況下，用f_clk時(shí)鐘信號(hào)邊沿連續(xù)采樣三次同步串口總線的同步數(shù)據(jù)信號(hào)，并進(jìn)行一致性判決，若三次采樣值中至少2次采樣值一致，則表示該采樣值為原始的同步串口總線的同步數(shù)據(jù)的輸入信號(hào)。

2.如權(quán)利要求1所述一種同步串口總線接收端抗干擾設(shè)計(jì)方法，其特征在于：步驟(3)-(5)中，若三次采樣值中達(dá)不到至少2次采樣值一致且為設(shè)定值，則將下一刻值作為當(dāng)前值，繼續(xù)更新，直至至少2次采樣值一致且為設(shè)定值為止。

3.如權(quán)利要求1所述一種同步串口總線接收端抗干擾設(shè)計(jì)方法，其特征在于：步驟(6)中，若三次采樣值中達(dá)不到至少2次采樣值一致，則將下一刻值作為當(dāng)前值，繼續(xù)更新，直至至少2次采樣值一致為止。

4.如權(quán)利要求1所述一種同步串口總線接收端抗干擾設(shè)計(jì)方法，其特征在于，步驟(2)中，對(duì)輸入?yún)⒖紩r(shí)鐘f_clk進(jìn)行分頻后，形成寬度為一個(gè)f_clk時(shí)鐘寬度、頻率至少為同步串口總線同步時(shí)鐘頻率的100倍、頻率最大為f_clk頻率的1倍的脈沖信號(hào)作為使能信號(hào)EN。