[發(fā)明專利]一種FPGA實現(xiàn)卷積層的設計方法

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• 申請日: 2017-11-30
• 公開（公告）號: CN107944548A
• 公開（公告）日: 2018-04-20
• 發(fā)明（設計）人: 許昌平;吳琦;肖瀟;龔純斌
• 申請（專利權(quán)）人: 睿視智覺（深圳）算法技術(shù)有限公司
• 主分類號: G06N3/04
• 分類號: G06N3/04;G06N3/06
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術(shù)領域

本發(fā)明涉及深度學習算法及卷積神經(jīng)網(wǎng)絡算法在FPGA平臺的實現(xiàn)，特別是針對卷積神經(jīng)網(wǎng)絡算法中核心部分卷積層的設計，涉及一種FPGA實現(xiàn)卷積層的設計方法。

背景技術(shù)

卷積神經(jīng)網(wǎng)絡是深度學習的一個重要算法，在很多應用上表現(xiàn)出卓越的效果，是近年來廣泛應用于模式識別、圖像處理領域里的一種高效識別的方法，具有簡單結(jié)構(gòu)、和適應性強的特點。

目前，卷積神經(jīng)網(wǎng)絡算法的重點在于多次計算其中的卷積和以提取特征值，通過卷積運算，可以使原信號得到增強，并且減少噪音。每種濾波器的參數(shù)不一樣，表征圖像的不同特征，通過卷積和的計算可以得到圖像的不同反映。因此計算的速率和效率是設計的重點，而卷積神經(jīng)網(wǎng)絡算法的在FPGA平臺的實現(xiàn)在于提高其計算速度和運行效率，傳統(tǒng)做法大多數(shù)是通過CPU和GPU的平臺實現(xiàn)，但是在效率和功耗方面略有不足。FPGA實現(xiàn)卷積神經(jīng)網(wǎng)絡的優(yōu)勢在于內(nèi)部并行處理，可以達到很大的帶寬，且功耗低，性能強大，實時性高。與CPU相比，F(xiàn)PGA內(nèi)部大量的邏輯資源提供并行計算，性能更高，速率更快。和GPU相比，F(xiàn)PGA的功耗比GPU小得多。因此，用FPGA實現(xiàn)深度學習算法有很大的優(yōu)勢。

發(fā)明內(nèi)容

本發(fā)明的目的，在于提供一種FPGA實現(xiàn)卷積層的設計方法，其可極大地提升內(nèi)部計算速率和效率，從而縮短計算時間，提升效能。

為了達成上述目的，本發(fā)明的解決方案是：

一種FPGA實現(xiàn)卷積層的設計方法，在圖像矩陣中依次提取矩陣m×m的數(shù)據(jù)，利用matrix_mxm模塊將矩陣m×m的數(shù)據(jù)與濾波核為m×m的數(shù)據(jù)計算卷積和，一幅圖像數(shù)據(jù)的卷積和由多個matrix_mxm模塊構(gòu)成，完成一幅圖像的特征提取。

上述matrix_mxm模塊在計算時，每行數(shù)據(jù)并行輸入到matrix_mxm模塊，計算完一個矩陣m×m的時間為m個周期。

上述matrix_mxm模塊對每行數(shù)據(jù)的計算時間用輪詢的方法解決，具體是將matrix_mxm模塊輸入數(shù)據(jù)通過移位寄存器將數(shù)據(jù)向后級傳遞，然后在sel信號的控制下，依次輸出。

采用上述方案后，本發(fā)明利用FPGA平臺設計，具有計算速度快、高效、功耗低等特點。且內(nèi)部利用多路并行卷積和計算單元，輪詢計算方式，可大大提高FPGA計算效率和速度，縮短計算時間，在大規(guī)模海量圖片數(shù)據(jù)進行快速計算識別方面有很大的優(yōu)勢。

附圖說明

圖1是本發(fā)明的整體架構(gòu)圖。

具體實施方式

以下將結(jié)合附圖，對本發(fā)明的技術(shù)方案進行詳細說明。

如圖1所示，本發(fā)明提供一種FPGA實現(xiàn)卷積層的設計方法，實現(xiàn)一幅圖像矩陣為n×n的數(shù)據(jù)與濾波核為m×m的矩陣數(shù)據(jù)的卷積和。

在圖像矩陣中依次提取矩陣m×m的數(shù)據(jù)，與濾波核為m×m的數(shù)據(jù)計算卷積和，這是圖1中matrix_mxm模塊的功能，該模塊是卷積和的基本單元，matrix_mxm模塊計算完一個矩陣m×m的時間為m個周期。一幅圖像數(shù)據(jù)的卷積和由多個該基本單元構(gòu)成，完成一幅圖像的特征提取。

其中每行數(shù)據(jù)并行輸入到matrix_mxm，這樣設計可以極大地提高卷積計算的速度，也就是一幅圖像數(shù)據(jù)的卷積和的計算時間即是其中一行運算的時間。而其中每行的計算時間在本實施例中用輪詢的方法解決，具體方法是將matrix_mxm模塊輸入數(shù)據(jù)通過移位寄存器將數(shù)據(jù)向后級傳遞，而matrix_mxm模塊計算完一個矩陣m×m的時間為m個周期，這樣就可以保證第m個周期，這m個矩陣數(shù)據(jù)都已完成卷積和的計算，然后在sel信號的控制下，依次輸出。這樣設計可以確保在每個周期都有卷積和運算結(jié)果輸出，相比較單個的依次計算卷積和(輸出一次m×m的卷積和值后等待m個周期再次輸出下一次m×m卷積和的計算結(jié)果)，計算速度可以提高m倍。

以上實施例僅為說明本發(fā)明的技術(shù)思想，不能以此限定本發(fā)明的保護范圍，凡是按照本發(fā)明提出的技術(shù)思想，在技術(shù)方案基礎上所做的任何改動，均落入本發(fā)明保護范圍之內(nèi)。