[發明專利]一種中斷驗證系統及其使用方法、計算機設備、存儲介質

有效

• 申請號: 201711238546.0
• 申請日: 2017-11-30
• 公開（公告）號: CN107861850B
• 公開（公告）日: 2020-11-03
• 發明（設計）人: 唐云霽;魏剛
• 申請（專利權）人: 瑞斯康達科技發展股份有限公司
• 主分類號: G06F11/22
• 分類號: G06F11/22;G06F11/263
• 代理公司: 北京同達信恒知識產權代理有限公司 11291
• 代理人: 黃志華

本發明公開了一種中斷驗證系統及其使用方法、計算機設備、存儲介質，包括：在Sequence模塊根據需要模擬的中斷構造激勵產生報文后，通過UVC模塊將所述報文分別發送至DUT以及Scoreboard裝置；DUT根據接收的所述報文進行中斷處理；Scoreboard裝置根據接收的所述報文進行中斷處理；Monitor模塊監控所述DUT以及所述Scoreboard裝置的中斷處理過程，并進行比較。采用本發明，能夠連續構造中斷，能夠進行實時中斷處理比對。

技術領域

本發明涉及計算機處理技術領域，特別涉及一種中斷驗證系統及其使用方法、計算機設備、存儲介質。

背景技術

中斷裝置和中斷處理程序統稱為中斷系統。中斷系統是硬件的重要組成部分。實時控制、故障自動處理、硬件與外圍設備間的數據傳送往往采用中斷系統。中斷系統的應用大大提高了硬件工作效率。

不同的計算機的硬件結構和軟件指令是不完全相同的，因此，中斷系統也是不相同的。計算機的中斷系統能夠加強CPU對多任務事件的處理能力。中斷機制是現代計算機系統中的基礎設施之一，它在系統中起著通信網絡作用，以協調系統對各種外部事件的響應和處理。中斷是實現多道程序設計的必要條件。

中斷是CPU對系統發生的某個事件作出的一種反應。圖1為中斷處理示意圖，如圖所示，引起中斷的事件稱為中斷源。中斷源向CPU提出處理的請求稱為中斷請求。發生中斷時被打斷程序的暫停點稱為斷點。CPU暫停現行程序而轉為響應中斷請求的過程稱為中斷響應。處理中斷源的程序稱為中斷處理程序。CPU執行有關的中斷處理程序稱為中斷處理。而返回斷點的過程稱為中斷返回。中斷的實現由軟件和硬件綜合完成，硬件部分叫做硬件裝置，軟件部分成為軟件處理程序。

一般在驗證中斷的環境中，中斷裝置為被測設備DUT(Device Under Test，測試中設備)，一般由FPGA(Field Programmable Gate Array，現場可編程門陣列)、ASIC(Application Specific Integrated Circuit，專用集成電路)等實現，是實際產品中需要產生中斷的硬件設備；中斷處理程序為TB(Testbench，用于驗證設計或模型的虛擬環境)，響應DUT中斷請求，同時還需要產生中斷內容作為預期結果用于比對，校驗DUT的功能是否正常。

現有技術的不足在于：不能實現實時中斷處理，或者不能支持連續構造中斷，因而在將產生的中斷內容作為預期結果用于比對時，不能很好的校驗DUT的功能是否正常。

發明內容

本發明提供了一種中斷驗證系統及其使用方法、計算機設備、存儲介質，用以解決不能連續構造中斷，和/或不能進行實時中斷處理比對的問題。

本發明實施例中提供了一種中斷驗證系統，包括：

Sequence模塊，用于根據需要模擬的中斷構造激勵產生報文；

UVC模塊，用于將所述報文分別發送至DUT以及Scoreboard裝置；

DUT，用于根據接收的所述報文進行中斷處理；

Scoreboard裝置，用于根據接收的所述報文進行中斷處理；

Monitor模塊，用于監控所述DUT以及所述Scoreboard裝置的中斷處理過程，并進行比較。

實施中，UVC模塊進一步用于通過Pin接口以PIN數據形式將所述報文發送至DUT，和/或，UVC模塊進一步用于通過TLM port接口將所述報文封裝成事務級信息后發送至Scoreboard裝置。

實施中，所述DUT以及所述Scoreboard裝置根據接收的所述報文進行的中斷處理過程是同步的。

實施中，Monitor模塊進一步用于使所述DUT以及所述Scoreboard裝置根據接收的所述報文進行的中斷處理過程同步。