[發(fā)明專利]一種MIMO雷達(dá)導(dǎo)引頭的中頻信號源及其信號產(chǎn)生方法

在審

• 申請?zhí)枺?/td>: 201711217470.3
• 申請日: 2017-11-28
• 公開（公告）號: CN108107409A
• 公開（公告）日: 2018-06-01
• 發(fā)明（設(shè)計）人: 佘彩云;杜科;王靜;黃飛;王哲;曲海山
• 申請（專利權(quán)）人: 上海無線電設(shè)備研究所
• 主分類號: G01S7/02
• 分類號: G01S7/02;G01S13/88
• 代理公司: 上海信好專利代理事務(wù)所(普通合伙) 31249
• 代理人: 朱成之

1.一種MIMO雷達(dá)導(dǎo)引頭的中頻信號源，其特征在于，包含：

FPGA控制電路(1)，用于產(chǎn)生時序控制信號和噪聲參數(shù)，并控制DDS組電路產(chǎn)生正交寬帶中頻噪聲信號；

DDS組電路(2)，其電性連接FPGA控制電路(1)，用于在FPGA控制電路(1)的控制下產(chǎn)生正交寬帶中頻噪聲信號；

時鐘分配電路(3)，其電性連接FPGA控制電路(1)和DDS組電路(2)，用于在FPGA控制電路(1)的控制下產(chǎn)生同步時鐘信號發(fā)送給DDS組電路(2)；

存儲電路(4)，其電性連接FPGA控制電路(1)，用于存儲FPGA控制電路(1)產(chǎn)生的大量噪聲參數(shù)。

2.如權(quán)利要求1所述的MIMO雷達(dá)導(dǎo)引頭的中頻信號源，其特征在于，所述的DDS組電路(2)包含：多個DDS模塊，每個DDS模塊分別連接FPGA控制電路(1)和時鐘分配電路(3)，每個DDS模塊分別產(chǎn)生一個通道的信號。

3.如權(quán)利要求2所述的MIMO雷達(dá)導(dǎo)引頭的中頻信號源，其特征在于，所述的DDS模塊進(jìn)一步包含：

DDS芯片(201)，其電性連接FPGA控制電路(1)和時鐘分配電路(3)，用于在FPGA控制電路(1)的控制下產(chǎn)生正交寬帶中頻噪聲信號；

變壓器(202)，其電性連接DDS芯片(201)，用于將DDS芯片(201)產(chǎn)生的中頻信號由電流型轉(zhuǎn)換為電壓型信號；

低通濾波器(203)，其電性連接變壓器(202)，用于濾除高頻諧波分量。

4.如權(quán)利要求3所述的MIMO雷達(dá)導(dǎo)引頭的中頻信號源，其特征在于，所述的FPGA控制電路(1)與DDS組電路(2)之間的控制接口包含：串行SPI接口和并行數(shù)據(jù)接口。

5.如權(quán)利要求4所述的MIMO雷達(dá)導(dǎo)引頭的中頻信號源，其特征在于，所述的DDS芯片(201)的型號為AD9914，變壓器(202)的芯片型號為TC1-1-13M+，低通濾波器(203)的截止頻率為1000MHz，系統(tǒng)時鐘為2400MHz，時鐘分配電路(3)的芯片型號為HMC7043，存儲電路(4)采用SDRAM DDR2芯片，芯片型號為MT47H128M16。

6.一種如權(quán)利要求1-5中任意一項所述的MIMO雷達(dá)導(dǎo)引頭的中頻信號源的信號產(chǎn)生方法，其特征在于，包含以下步驟：

FPGA控制電路實時產(chǎn)生隨機(jī)序列，通過對隨機(jī)序列進(jìn)行迭代運(yùn)算獲得噪聲參數(shù)，并將噪聲參數(shù)轉(zhuǎn)化為頻率控制字、幅度控制字或者相位控制字；

FPGA控制電路將噪聲參數(shù)依次存入到存儲電路中，直到完成一幀的隨機(jī)序列的存儲；

當(dāng)中頻信號源需要產(chǎn)生噪聲信號時，F(xiàn)PGA控制電路首先完成對DDS芯片的寄存器的基本配置，并控制DDS芯片轉(zhuǎn)化到直接讀寫參數(shù)模式；

根據(jù)產(chǎn)生噪聲脈沖信號的要求，F(xiàn)PGA控制電路實時從存儲電路中取出噪聲參數(shù)發(fā)送給DDS芯片，DDS芯片通過快速更新頻率控制字實時產(chǎn)生正交的寬帶中頻噪聲信號。

7.如權(quán)利要求6所述的MIMO雷達(dá)導(dǎo)引頭的中頻信號源的信號產(chǎn)生方法，其特征在于，隨機(jī)序列的迭代公式為：

x(n)＝0.5-1.99|x(n-1)|

其中，n＝1，2，3….，x(0)＝0.5。