[發明專利]外圍電路接觸孔形成方法、三維存儲器及電子設備

有效

• 申請號: 201711212496.9
• 申請日: 2017-11-28
• 公開（公告）號: CN107706188B
• 公開（公告）日: 2019-02-22
• 發明（設計）人: 黃攀;高晶;高倩;何歡;楊川
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L27/11521
• 分類號: H01L27/11521;H01L27/11551;H01L27/11526
• 代理公司: 北京辰權知識產權代理有限公司 11619
• 代理人: 劉廣達

本發明提供一種外圍電路接觸孔形成方法、三維存儲器及電子設備。其中，所述外圍電路接觸孔形成方法，包括：在襯底上形成外圍電路；形成覆蓋所述外圍電路的對準基準層，其中，所述對準基準層的面積大于所述外圍電路中主動區域的面積；在所述襯底上全面形成電介質層；以所述對準基準層為對準基準，采用基于自對準技術的光刻工藝穿過所述電介質層形成外圍電路接觸孔。本發明提供的外圍電路接觸孔形成方法中，由于對準基準層的面積大于主動區域的面積，因而可以有效降低自對準技術的實現難度，提高自對準技術的準確性，從而經過光刻工藝刻蝕出位置精準的外圍電路接觸孔，進而可以提高三維存儲器的成品率和質量。

技術領域

本發明涉及半導體技術領域，具體涉及一種外圍電路接觸孔形成方法、三維存儲器及電子設備。

背景技術

隨著對集成度和存儲容量需求的不斷發展，存儲器技術不斷進步，隨著二維平面存儲器的尺寸縮小到了十幾納米級別(16nm、15nm甚至14nm)，每個存儲單元也變得非常小，使得每個單元中僅有少數幾個電子，材料對電子控制能力隨之變弱，隨之引起的串擾問題使得進一步縮小存儲單元的尺寸變得非常困難而且不夠經濟。因此，三維存儲器應運而生，其是一種基于平面存儲器的新型產品，通過存儲單元的立體堆疊實現存儲容量的擴展。

三維存儲器主要由核心存儲單元和外圍電路組成，其形成過程通常是先進行外圍電路的制作，然后進行核心三維存儲單元的制作，最后進行接觸孔及后端連線的制作。其中，接觸孔的制作通常是采用基于自對準技術的光刻工藝實現的，請參考圖1，其示出了一種理想情況下形成外圍電路接觸孔的示意圖，如圖所示，理想情況下，在形成外圍電路后，在外圍電路上方會形成電介質層，然后在電介質層中采用光刻工藝開孔形成外圍電路接觸孔，其中，在光刻時以主動區域(英文名稱：activearea)為對準基準實現自對準，從而保證接觸孔準確地落到柵極和N摻雜區上。

而隨著器件尺寸越來越小，主動區域的尺寸也逐漸縮小，這樣就大幅增加了自對準技術實現的難度，請參考圖2，其示出了一種實際應用中形成外圍電路接觸孔的示意圖，如圖所示，在實際應用中，由于主動區域尺寸過小，經常導致自對準技術實現時出現偏差，進而導致刻蝕得到的接觸孔的位置發生偏離，從而引發一系列問題，例如，接觸孔填充金屬形成接觸線后，該接觸線與輕摻雜集極之間容易形成肖特基接觸，影響器件性能；又如，接觸孔偏離較大時可能導致無法著陸到柵極或N摻雜區上，從而導致連線失敗。

鑒于上述問題，目前迫切需要提供一種針對小尺寸器件的精準性更高的外圍電路接觸孔形成方法。

發明內容

針對現有技術中的缺陷，本發明提供一種外圍電路接觸孔形成方法、三維存儲器及電子設備，以提高形成外圍電路接觸孔的精準性，進而提高產品成品率和質量。

第一方面，本發明提供的一種外圍電路接觸孔形成方法，包括：在襯底上形成外圍電路；

形成覆蓋所述外圍電路的對準基準層，其中，所述對準基準層的面積大于所述外圍電路中主動區域的面積；

在所述襯底上全面形成電介質層；

以所述對準基準層為對準基準，采用基于自對準技術的光刻工藝穿過所述電介質層形成外圍電路接觸孔。

在本發明提供的一個變更實施方式中，在形成覆蓋所述外圍電路的對準基準層之前，還包括：

形成覆蓋所述外圍電路的高溫氧化隔離層。

在本發明提供的另一個變更實施方式中，所述對準基準層為刻蝕阻擋層，所述刻蝕阻擋層的材質不同于所述電介質層的材質。

在本發明提供的又一個變更實施方式中，所述刻蝕阻擋層的材質為氮化物。

在本發明提供的又一個變更實施方式中，所述氮化物包括氮化硅。

在本發明提供的又一個變更實施方式中，所述刻蝕阻擋層的厚度大于500埃米。