[發明專利]數字控制延遲線

在審

• 申請號: 201711204386.8
• 申請日: 2017-11-27
• 公開（公告）號: CN108809276A
• 公開（公告）日: 2018-11-13
• 發明（設計）人: 蔡孟庭;蔡健群;林木山;黃文宏;陳佑齊
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H03K5/14
• 分類號: H03K5/14
• 代理公司: 隆天知識產權代理有限公司 72003
• 代理人: 李昕巍;章侃銥

本公開實施例提供一種數字控制延遲線。數字控制延遲線包括耦接成一鏈的多個延遲單元耦接成一鏈，形成一傳輸路徑以傳輸一輸入信號并將輸入信號延遲一第一延遲時間。當在鏈中的一單一延遲單元操作在一反饋模式、于鏈中在單一延遲單元之前的延遲單元操作在一傳輸模式、于鏈中在單一延遲單元之后的一第一后續延遲單元操作在一待機模式，以及于鏈中在第一延續延遲單元之后的延遲單元操作在一閑置模式時，形成第一傳輸路徑。當單一延遲單元或一對的延遲單元操作在反饋模式時，在單一延遲單元或是該對的延遲單元之后的后續級的延遲單元操作在待機模式，以防止浮動節點的產生，因而當傳輸路徑改變時則無突波會發生。

技術領域

本公開有關于一種數字控制延遲線，且特別有關于一種可調延遲時間的數字控制延遲線。

背景技術

在集成電路(IC)中，內部脈沖信號通常由延遲鎖相回路(delay-locked loop，DLL)的數字控制延遲線(digital controlled delay line，DCDL)所產生。一般而言，數字控制延遲線用于防止外部脈沖信號到達輸出，直到經過預定的時間。數字控制延遲線通常包含多個個延遲單元，而每一延遲單元具有對應的延遲時間。數字控制延遲線的總延遲時間可通過增加或減少信號所通過的延遲單元的數量來設定。為了實現更精細的延遲時間調整，數字控制延遲線包含了大量可調的延遲單元。

發明內容

本公開提供一種數字控制延遲線。數字控制延遲線包括耦接成一鏈的多個延遲單元，形成一第一傳輸路徑以傳輸一輸入信號并將輸入信號延遲一第一延遲時間。每一延遲單元具有：一傳輸模式、一反饋模式、一待機模式與一閑置模式。傳輸模式用以傳輸來自一先前級的一延遲單元的一第一信號至一后續級的延遲單元，并傳輸來自后續級的延遲單元的一第二信號至先前級的延遲單元。一反饋模式用以傳輸來自先前級的延遲單元的第一信號至后續級的延遲單元并傳輸回至先前級的延遲單元。待機模式用以傳輸來自先前級的延遲單元的第一信號至后續級的延遲單元，并提供一第一高阻抗輸出至先前級的延遲單元。閑置模式用以提供第一高阻抗輸出至先前級的延遲單元，并提供一第二高阻抗輸出至后續級的延遲單元。當在鏈中的一單一延遲單元操作在反饋模式、于鏈中在單一延遲單元之前的延遲單元操作在傳輸模式、于鏈中在單一延遲單元之后的一第一后續延遲單元操作在待機模式，以及于鏈中在第一延續延遲單元之后的延遲單元操作在閑置模式時，形成第一傳輸路徑。

本發明實施例提供了用于無突波的數字控制延遲線(DCDL)。數字控制延遲線包括連接成鏈的多個個延遲單元。每一延遲單元可操作在傳播模式、反饋模式、待機模式和閑置模式。通過控制數字控制延遲線中的每一延遲單元的模式，可形成傳輸路徑用以傳輸并延遲輸入信號Sin，以提供輸出信號Sout。當單一延遲單元或一對的延遲單元操作在反饋模式時，在單一延遲單元或是該對的延遲單元之后的后續級的延遲單元操作在待機模式，以防止浮動節點的產生，因而當傳輸路徑改變時則無突波會發生。

附圖說明

圖1為顯示根據本發明一些實施例所述的延遲電路；

圖2為顯示根據本發明一些實施例所述的圖1的數字控制延遲線；

圖3A為顯示根據本發明一些實施例所述的延遲單元的傳輸模式；

圖3B為顯示根據本發明一些實施例所述的延遲單元的反饋模式；

圖3C為顯示根據本發明一些實施例所述的延遲單元的待機模式；

圖3D為顯示根據本發明一些實施例所述的延遲單元的閑置模式；

圖4A為顯示根據本發明一些實施例所述的數字控制延遲線中對應于延遲時間D1的傳輸路徑Path1；

圖4B為顯示根據本發明一些實施例所述的數字控制延遲線中對應于延遲時間D2的傳輸路徑Path2；

圖4C為顯示根據本發明一些實施例所述的數字控制延遲線中對應于延遲時間D3的雙傳輸路徑Path1+Path2；