[發明專利]流水線方式零延時提取圖像銳度信息的邏輯電路及提取方法

有效

• 申請號: 201711200081.X
• 申請日: 2017-11-27
• 公開（公告）號: CN107911605B
• 公開（公告）日: 2020-01-14
• 發明（設計）人: 張豪;劉彤
• 申請（專利權）人: 中國航空工業集團公司洛陽電光設備研究所
• 主分類號: H04N5/232
• 分類號: H04N5/232;H04N5/208
• 代理公司: 61204 西北工業大學專利中心
• 代理人: 王鮮凱

1.一種流水線方式零延時提取圖像銳度信息的邏輯電路，其特征在于：采用現場可編程門陣列FPGA，將邏輯電路劃分為：像素坐標解析邏輯電路、像素值行緩沖邏輯電路、圖像銳度運算觸發器邏輯電路、像素級銳度運算邏輯電路和圖像級銳度累加邏輯電路；

像素坐標解析邏輯電路接收上一級可見光視頻采集電路輸出的場同步信號和數據標識信號，解析當前像素坐標值后輸出行坐標和列坐標數據至圖像銳度運算觸發器邏輯電路；所述像素坐標解析邏輯電路采用視頻同步時鐘信號PCLK觸發計數器，在VSYNC和DE信號均有效即邏輯“1”時，遞增像素的列坐標值(x＝x+1),其中，VSYNC表示場同步信號，DE表示數據標識信號；

圖像銳度運算觸發器邏輯電路將當前像素坐標值與預設定的銳度計算區域對比后同時輸出觸發信號至像素級銳度運算邏輯電路和圖像級銳度累加邏輯電路；

像素值行緩沖邏輯電路接收上一級可見光視頻采集電路輸出的視頻數據流，將當前像素灰度、LIN1數據和LIN2數據共同輸出至像素級銳度運算邏輯電路；所述像素值行緩沖邏輯電路采用2組串行移位寄存器隊列LIN1、LIN2搭建，每列長度和圖像每行的像素個數相同，寄存器的數據深度與像素灰度的數據深度相同；

LIN1的數據輸入端接收當前像素灰度，LIN2的數據輸入端接LIN1的輸出端；數據的移位由視頻同步時鐘信號PCLK觸發；當前像素灰度輸出端、LIN1數據輸出端、LIN2數據輸出端共同組成輸出端口；

像素級銳度運算邏輯電路受運算觸發信號控制，在每個視頻同步時鐘信號PCLK周期內，對接收的信號完成一次數據移位并一次運算輸出至圖像級銳度累加邏輯電路；所述像素級銳度運算邏輯電路采用3x3掩膜矩陣；

圖像級銳度累加邏輯電路在運算觸發信號有效時，在每個視頻同步時鐘信號PCLK周期內，對接收的信號完成一次累加運算并輸出；運算觸發信號無效時，鎖存輸出；所述圖像級銳度累加邏輯電路采用累加器。

2.一種利用權利要求1所述流水線方式零延時提取圖像銳度信息的邏輯電路提取圖像銳度信息的方法，其特征在于步驟如下：

步驟1：

利用圖像視頻源提供的時序信號解析當前像素坐標值：采用場同步信號VSYNC的上升沿標記新一幀圖像的起始坐標為x＝1，y＝1；采用數據標識信號DE的上升沿標記新的一行像素：行坐標y＝y+1，列坐標x＝1；采用視頻同步時鐘信號PCLK觸發計數器，在VSYNC和DE信號均有效，邏輯“1”時，遞增像素的列坐標值x＝x+1；

對像素值行緩沖：LIN1的數據輸入端接收當前像素灰度，LIN2的數據輸入端接LIN1的輸出端；數據的移位由視頻同步時鐘信號PCLK觸發；當前像素灰度輸出端、LIN1數據輸出端、LIN2數據輸出端共同輸出；

步驟2、將當前像素坐標值與預設定的銳度計算區域ROI對比，若坐標值落入ROI范圍內，輸出觸發信號，即邏輯“1”；

步驟3、像素級銳度運算：當運算觸發信號到來時，采用3x3邊緣檢測算子，將當前像素灰度輸出端、LIN1數據輸出端、LIN2數據，在每個視頻同步時鐘信號PCLK周期內，完成一次數據移位并一次運算；

步驟4：對步驟3移位并一次運算的數據，當運算觸發信號有效時，在每個視頻同步時鐘信號PCLK周期內，進行一次累加運算并輸出；當運算觸發信號無效時，鎖存輸出。