[發明專利]同步配碼的FPGA系統及方法

在審

• 申請號: 201711186908.6
• 申請日: 2017-11-24
• 公開（公告）號: CN107944140A
• 公開（公告）日: 2018-04-20
• 發明（設計）人: 李飛飛;楊海鋼;韋援豐;高麗江
• 申請（專利權）人: 中科億海微電子科技（蘇州）有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 中科專利商標代理有限責任公司11021
• 代理人: 曹玲柱

技術領域

本公開屬于半導體和集成電路技術領域，涉及一種同步配碼的FPGA系統及方法。

背景技術

隨著微電子技術快速發展，互連延時和功耗成為制約集成電路向前發展的重要因素。摩爾定律難以維持，超越摩爾定律時代悄然到來，三維集成電路成為未來集成電路向前發展的重要選項。而基于硅通孔技術(TSV，Through Silicon Via)作為3維垂直互連的集成電路又面臨散熱和可靠性等問題的制約。基于TSV、微凸塊和轉接板的2.5維技術作為三維集成電路技術的一種克服了散熱和可靠性的問題，并且在解決超大規模集成電路工藝節點早期合格率較低的問題方面具有良好的表現。

所謂2.5維現場可編程門陣列(FPGA，Field-Programmable Gate Array)，就是在一個高良率轉接板(無源切片)上放置幾個FPGA切片(有源切片)，有源切片通過轉接板中介層的金屬進行連接，該方法與印刷電路板上不同集成電路(IC，Integrated Circuit)通過金屬連線進行互連和通信的方式類似，即采用幾個小的FPGA芯片水平堆疊為一個大容量FPGA，可以通過中測(也稱晶圓測試，為半導體在后道封裝前測試的第一站)將有制造缺陷的小FPGA進行剔除，實現了較高的合格率，從而可以在工藝節點的早期，推出大容量FPGA芯片。

對于FPGA應用系統來講，在用戶將電路設計完成后，需要將包含了用戶自定義電路信息的比特流通過配碼軟件寫入FPGA芯片內部的存儲單元。通過該過程，FPGA能夠實現用戶所定義的特定邏輯功能。

目前采用2.5維封裝的3D-FPGA是將多片同一裸片通過封裝集成在同一芯片上，這時如何讓配碼軟件可以區別出多片裸片，并給它們單獨配碼，克服配碼軟件在通過傳輸線給3D-FPGA傳輸配碼時無法區別多個裸片導致配碼錯亂的缺陷，成為亟需解決的技術問題。

發明內容

(一)要解決的技術問題

本公開提供了一種同步配碼的FPGA系統及方法，以至少部分解決以上所提出的技術問題。

(二)技術方案

根據本公開的一個方面，提供了一種同步配碼的FPGA系統，包括：多個單片現場可編程門陣列(FPGA)，每個單片FPPA的硬件上包含地址IO，作為內部地址；以及配碼指令，該配碼指令中包含目的FPGA地址，該目的FPGA地址與每個FPGA的地址IO相對應，進行尋址配碼。

在本公開的一些實施例中，多個單片FPGA在封裝時將地址IO捆綁在直流電源的正極/負極(VCC/GND)中，通過VCC與GND的不同組合方式進行區別，作為每個單片FPGA的內部地址而加以區分。

在本公開的一些實施例中，多個單片FPGA中的每個單片FPGA的內部電路設計相同。

在本公開的一些實施例中，單片FPGA的目的FPGA地址的配碼指令設置方法如下：若總共的單片FPGA的個數為2ⁿ，n≥1，則將同步頭(sync word)的最后n位加入單片FPPA的內部地址。

在本公開的一些實施例中，n的取值范圍為：1≤n≤6。

在本公開的一些實施例中，采用并行(8位或16位)配置或串行配置方式，將配置指令傳送到FPGA內部。

根據本公開的另一個方面，提供了一種FPGA系統的同步配碼的方法，包括：當軟件的配碼指令中的目的FPGA地址和FPGA系統中的多個單片FPGA中的某個單片FPGA的地址IO一致的時候，該單片FPGA允許配碼執行；如不一致的時候，該單片FPGA不允許配碼執行；這樣通過地址IO的不同綁定電壓，和不同單片FPGA的配碼指令相互對應來定位尋址，給不同單片FGPA進行同步配碼。

在本公開的一些實施例中，FPGA系統中的多個單片FPGA在封裝時將地址IO捆綁在VCC/GND中，通過VCC與GND的不同組合方式進行區別，作為每個單片FPGA的內部地址而加以區分。

在本公開的一些實施例中，多個單片FPGA中的每個單片FPGA的內部電路設計相同。

在本公開的一些實施例中，配碼方式包括：并行(8位或16位)配置、串行配置的方式。

(三)有益效果

從上述技術方案可以看出，本公開提供的同步配碼的FPGA系統及方法，具有以下有益效果：