[發明專利]一種數據轉換系統

有效

• 申請號: 201711173779.7
• 申請日: 2017-11-22
• 公開（公告）號: CN107977343B
• 公開（公告）日: 2021-07-06
• 發明（設計）人: 魏海彬;張琇濱;蔡述庭;魏佳濤;李卓裕;鄭澤楷
• 申請（專利權）人: 廣東工業大學
• 主分類號: G06F40/106
• 分類號: G06F40/106;G06F40/189
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 羅滿

1.一種數據轉換系統，其特征在于，包括接收模塊、處理模塊及輸出模塊，其中：

所述接收模塊，用于接收數據及模式信號；

所述處理模塊，用于由所述接收模塊接收的數據中獲取有效數據；

所述輸出模塊，用于由預存的多個轉換模式中確定出與所述模式信號對應的轉換模式，并將所述有效數據按照確定出的轉換模式進行排列及輸出；

所述處理模塊包括處理單元，所述處理單元用于：確定所述接收模塊接收的數據中對應判別標志位為有效值的數據為有效數據；

所述輸出模塊還包括時鐘單元，所述時鐘單元用于：控制所述輸出模塊輸出數據時、每相鄰兩個輸出的數據之間的時間間隔為與所述模式信號對應的時間間隔；

所述接收模塊包括接收單元、第一緩沖單元及第二緩沖單元，其中：

所述接收單元，用于：將當前接收的預設量的數據緩存至所述第一緩沖單元；指示所述第一緩沖單元將接收到的預設量的數據發送至所述處理模塊，并在所述第一緩沖單元將接收到的預設量的數據發送至所述處理模塊的過程中、將當前接收的預設量的數據緩存至所述第二緩沖單元；指示所述第二緩沖單元將接收到的預設量的數據發送至所述處理模塊，并在所述第二緩沖單元將接收到的預設量的數據發送至所述處理模塊的過程中、返回執行將當前接收的預設量的數據緩存至第一緩沖單元的步驟，直至接收完畢需要接收的數據為止；

所述第一緩沖單元及所述第二緩沖單元均用于在所述接收單元的控制下實現對應數據的緩存及發送；

所述處理單元包括處理子單元、第三緩沖單元及第四緩沖單元，其中：

所述處理子單元，用于：將確定出的有效數據交替緩存至所述第三緩沖單元及所述第四緩沖單元；

所述第三緩沖單元及所述第四緩沖單元均用于在所述處理子單元的控制下實現對應數據的緩存；

所述輸出模塊包括輸出單元、輸出端口，其中：

所述輸出單元，用于：如果所述模式信號對應第一類轉換模式，則將所述第三緩沖單元及所述第四緩沖單元的數據、按照緩沖單元與輸出端口一一對應的關系發送至兩個所述輸出端口進行輸出；如果所述模式信號對應第二類轉換模式，則將所述第三緩沖單元及所述第四緩沖單元的數據交替發送至三個所述輸出端口進行輸出；

所述輸出端口，用于接收所述輸出單元發送的數據并輸出。

2.根據權利要求1所述的系統，其特征在于，所述輸出模塊還包括有效指示單元，所述有效指示單元用于：在所述輸出模塊輸出有效數據的過程中輸出第一預設值的電平，在除所述輸出模塊輸出有效數據的過程之外的其他時間輸出第二預設值的電平。

3.根據權利要求1所述的系統，其特征在于，還包括重置模塊，所述重置模塊用于：接收重置信號，并對所述數據轉換系統實現對應的重置操作。

4.根據權利要求1所述的系統，其特征在于，所述數據轉換系統基于FPGA實現。