[發明專利]一種鰭式場效應晶體管及其制備方法

有效

• 申請號: 201711165223.3
• 申請日: 2017-11-21
• 公開（公告）號: CN107968122B
• 公開（公告）日: 2020-05-05
• 發明（設計）人: 李春龍;霍宗亮;葉甜春
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/336;H01L21/28
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 駱宗力;王寶筠

本申請公開了一種鰭式場效應晶體管及其制備方法，其中，所述鰭式場效應晶體管的制備方法將假柵的主刻蝕過程分為兩次刻蝕過程，即對假柵層的第一次刻蝕和對假柵雛形結構的第二次刻蝕，并且在兩次主刻蝕過程中引入了一次氮化處理，以在第一次刻蝕形成的假柵雛形結構背離襯底一端表面形成絕緣薄膜，所述絕緣薄膜在第二次刻蝕過程中起到了對假柵雛形結構背離所述襯底一端的假柵的保護作用，避免了頂部的假柵在第二次刻蝕過程中被長時間過刻蝕而形成凹陷等受損現象的可能，從而改善了后續形成的鰭式場效應晶體管的柵極的形貌，進而改善了最終形成的鰭式場效應晶體管的電學性能。

技術領域

本申請涉及半導體技術領域，更具體地說，涉及一種鰭式場效應晶體管及其制備方法。

背景技術

為了滿足電子設備不斷小型化的需求，半導體器件的尺寸不斷縮小，鰭式場效應晶體管(Fin Field-Effect Transistor，FinFET)的出現解決了傳統的互補式金屬氧化物半導體(Complementary Metal Oxide Semiconductor，CMOS)晶體管在20nm線程以下時出現的源極和漏極之間的漏電流現象，真正將半導體器件的制程帶入到了20nm線程以下領域，為半導體器件的小型化提供了新的方向。

鰭式場效應晶體管的結構如圖1所示，包括：位于所述襯底10表面的多個鰭部11，位于相鄰的所述鰭部11之間的隔離部(圖1中未示出)；位于所述鰭部背離所述襯底一側的源區12、溝道區13和漏區14，所述溝道區13位于所述源區12和漏區14之間；位于所述鰭部11背離所述襯底10一側表面的柵極結構20，所述柵極結構20朝向所述襯底10一側的鍺鰭11為所述溝道區13，位于所述柵極結構兩側，覆蓋所述柵極結構側面的側墻30以及覆蓋所述鰭部11、隔離部側面和頂面以及所述側墻30側面的層間介質層40。

現有技術中在形成鰭式場效應晶體管的柵極結構時，通常采用假柵工藝，即在襯底10表面形成鰭部11和隔離部之后，先形成包括假柵介質層和假柵的柵極結構，然后在完成后續工藝后采用后柵工藝去除假柵結構，并在去除假柵結構后留下的柵極開口中形成柵極結構，其中，由于假柵的立體形狀的限制，在刻蝕形成假柵的過程中，位于鰭部11上方(背離襯底10一側)的假柵先形成，這就導致在鰭部11頂部以下的柵極部分的刻蝕過程中，位于鰭部11上方的假柵需要經歷長時間的過刻蝕，從而形成凹陷或表面損傷等受損現象，這些受損現象會對后續形成的柵極結構的形貌造成不良影響，對最終形成的鰭式場效應晶體管的電學性能產生不良影響。

發明內容

為解決上述技術問題，本發明提供了一種鰭式場效應晶體管及其制備方法，以解決由于在假柵的形成過程中，位于鰭部上方的假柵經歷長時間過刻蝕而形成的凹陷等受損現象的問題。

為解決上述技術問題，本發明實施例提供了如下技術方案：

一種鰭式場效應晶體管的制備方法，包括：

提供襯底，所述襯底表面具有多個相間排列的隔離部和鰭部，所述隔離部部分覆蓋所述鰭部側壁；

在所述鰭部背離所述襯底一側表面沉積假柵介質層，以使所述假柵介質層覆蓋所述鰭部的裸露表面；

在所述隔離部和鰭部背離所述襯底一側表面沉積假柵層；

對所述假柵層進行第一次刻蝕，以形成假柵雛形結構，所述第一次刻蝕的持續時間為第一預設時間；

對所述假柵雛形結構進行氮化處理，以在所述假柵雛形結構背離所述襯底一端表面形成絕緣薄膜；

對氮化處理后的假柵雛形結構進行第二次刻蝕，以形成橫跨至少一個所述鰭部的假柵，所述假柵與所述假柵介質層構成假柵結構，所述第二次刻蝕的持續時間為第二預設時間，所述第一預設時間與所述第二預設時間的比值大于或等于1，所述第一預設時間與第二預設時間之和等于假柵主刻蝕工藝所需時間。