[發明專利]芯片堆棧立體封裝結構及其制造方法

有效

• 申請號: 201711138426.3
• 申請日: 2017-11-16
• 公開（公告）號: CN109801897B
• 公開（公告）日: 2021-03-16
• 發明（設計）人: 不公告發明人
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: H01L23/538
• 分類號: H01L23/538;H01L23/544;H01L21/768
• 代理公司: 北京市鑄成律師事務所 11313
• 代理人: 張臻賢;武晨燕

本發明提供一種芯片堆棧立體封裝結構及制造方法。封裝結構包括：芯片堆棧體，包括以無間隙方式直接接合的第一芯片和底層芯片；第一芯片和底層芯片分別具有第一測試墊和第一穿孔、底層測試墊和底層穿孔，第一穿孔和底層穿孔的一端分別形成有第一承接墊和底層承接墊，底層穿孔貫穿底層測試墊連通至第一承接墊，使底層芯片與第一芯片電性連接。制造方法包括：在晶圓表面形成測試墊并利用測試墊測試晶圓，滿足良率基準值的晶圓直接接合；形成穿孔及承接墊使晶圓間形成電性連接；單體化切割形成芯片堆棧立體封裝結構。本發明通過晶圓直接接合，縮短了芯片間信號傳輸距離，降低了封裝尺寸；晶圓接合前測試良率，防止低良率晶圓進行堆棧，節約了成本。

技術領域

本發明涉及半導體制造技術領域，特別涉及一種芯片堆棧立體封裝結構及其制造方法。

背景技術

隨著電子產品向小型化、高密度、高性能的方向發展，基于硅穿孔

(Through Silicon Via，TSV)的2.5D(2.5Dimensional，2.5維)及3D(Threedimensional，3維)堆棧封裝已越來越成為高密度封裝領域的主導技術。目前，對于具有硅穿孔的芯片，通常采用在芯片表面生成微凸塊，并通過再流焊的方式進行芯片與芯片(Chipto Chip，C2C)或芯片與晶圓(Chip to Wafer，C2W)的連接并形成芯片堆棧結構。圖1為典型的存儲芯片(memory die)與緩沖芯片(buffer die)的堆棧體封裝結構。如圖所示，存儲芯片112、113和緩沖芯片114分別具有貫穿的硅穿孔112C、113C和114C，芯片111、112、113的表面分別形成有微凸塊111D、112D和113D，各存儲芯片之間、存儲芯片與緩沖芯片之間通過微凸塊進行鍵合連接形成芯片堆棧體110；芯片堆棧體110表面形成有重布線層(Redistribution Layer，RDL)120，使芯片堆棧體110以覆晶接合的方式接合于基板140。

相比于傳統的引線鍵合方式，上述采用TSV及微凸塊連接形成的封裝體結構，雖然信號傳輸的距離有較大的改善，封裝尺寸也有明顯的降低，但隨著對信號傳輸品質要求的不斷提高，以及對封裝小型化、高可靠性的要求，采用微凸塊連接的方式越來越難以克服信號傳輸上的不足，以及鍵合時發生晶圓損傷的問題。此外，采用微凸塊的方式，通常用于芯片與芯片或芯片與晶圓的連接，但與晶圓與晶圓(Wafer to Wafer，W2W)連接方式相比，生產效率較低。因此，利用硅穿孔技術以及無微凸塊實現晶圓與晶圓的直接連接，愈來愈成為高密度封裝領域技術推動的發展方向。

另一方面，現有的晶圓與晶圓連接的方法，是在晶圓鍵合并堆棧完成后對晶圓進行測試的，此時如發現某一晶圓良率過低，將會影響堆棧封裝結構的整體良率，造成成本的損失。

以上的說明僅僅是為了幫助本領域技術人員理解本發明的背景，不代表以上內容為本領域技術人員所公知或知悉。

發明內容

有鑒于此，本發明實施方式希望提供一種芯片堆棧立體封裝結構，以至少解決現有技術中存在的問題。

本發明實施方式的技術方案是這樣實現的，根據本發明的一個實施方式，提供一種芯片堆棧立體封裝結構，其特征在于，包括：

芯片堆棧體，包括：第一芯片和底層芯片，所述底層芯片具有一安裝表面和與該安裝表面相對的堆棧背面，所述第一芯片的第一主動面與所述底層芯片的所述堆棧背面以無間隙方式直接貼合；所述底層芯片內具有多個底層穿孔和多個形成于所述底層穿孔一端的底層承接墊，所述底層穿孔貫穿所述第一芯片的第一鈍化層并設置于所述第一芯片的表面焊墊上，并且所述底層穿孔更貫穿所述底層芯片的半導體層并連通到所述底層芯片的底層測試墊，以電性連接所述第一芯片與所述底層芯片。

在一些實施方式中，所述表面焊墊為所述第一芯片的第一測試墊或所述第一芯片的第一穿孔一端的第一承接墊；

所述芯片堆棧立體封裝結構還包括：