[發明專利]一種自適應導通電阻的有源二極管

有效

• 申請號: 201711137122.5
• 申請日: 2017-11-16
• 公開（公告）號: CN107947781B
• 公開（公告）日: 2020-12-15
• 發明（設計）人: 劉簾曦;成江偉;華天源;朱樟明;楊銀堂
• 申請（專利權）人: 西安電子科技大學
• 主分類號: H03K19/0175
• 分類號: H03K19/0175
• 代理公司: 西安嘉思特知識產權代理事務所(普通合伙) 61230
• 代理人: 劉長春

1.一種自適應導通電阻的有源二極管，其特征在于，包括：

開關管模塊(101)、比較器模塊(102)和邏輯與控制單元模塊(103)；其中，

所述開關管模塊(101)的輸出端電連接所述比較器模塊(102)的輸入端；

所述比較器模塊(102)的輸出端電連接所述邏輯與控制單元模塊(103)的輸入端；

所述邏輯與控制單元模塊(103)的輸出端電連接所述開關管模塊(101)的輸入端，

所述開關管模塊(101)包括第一PMOS晶體管(MP1)、第二PMOS晶體管(MP2)、第三PMOS晶體管(MP3)、第四PMOS晶體管(MP4)、第五PMOS晶體管(MP5)、第六PMOS晶體管(MP6)以及第七PMOS晶體管(MP7)；其中，

所述第一PMOS晶體管(MP1)的源極分別電連接所述第二PMOS晶體管(MP2)的源極、所述第三PMOS晶體管(MP3)的源極、所述第四PMOS晶體管(MP4)的源極、所述第五PMOS晶體管(MP5)的源極、所述第六PMOS晶體管(MP6)的源極以及所述第七PMOS晶體管(MP7)的柵極；

所述第一PMOS晶體管(MP1)的漏極分別電連接所述第二PMOS晶體管(MP2)的漏極、所述第三PMOS晶體管(MP3)的漏極、所述第四PMOS晶體管(MP4)的漏極、所述第五PMOS晶體管(MP5)的漏極、所述第七PMOS晶體管(MP7)的漏極以及所述第六PMOS晶體管(MP6)的柵極；

所述第一PMOS晶體管(MP1)的襯底分別電連接所述第二PMOS晶體管(MP2)的襯底、所述第三PMOS晶體管(MP3)的襯底、所述第四PMOS晶體管(MP4)的襯底、所述第五PMOS晶體管(MP5)的襯底、所述第六PMOS晶體管(MP6)的漏極與襯底以及所述第七PMOS晶體管(MP7)的源極與襯底；

所述第一PMOS晶體管(MP1)的柵極、所述第二PMOS晶體管(MP2)的柵極、所述第三PMOS晶體管(MP3)的柵極、所述第四PMOS晶體管(MP4)的柵極、所述第五PMOS晶體管(MP5)的柵極分別電連接所述邏輯與控制單元模塊(103)的輸出端；

所述第一PMOS晶體管(MP1)的源極作為所述開關管模塊(101)的陽極端(ANODE)電連接所述比較器模塊(102)的正輸入端，所述第一PMOS晶體管(MP1)的漏極作為所述開關管模塊(101)的陰極端(CATHODE)電連接所述比較器模塊(102)的負輸入端。

2.根據權利要求1所述的自適應導通電阻的有源二極管，其特征在于，所述比較器模塊(102)包括第一比較器(COMP1)和第二比較器(COMP2)；其中，

所述第一比較器(COMP1)的正輸入端電連接所述開關管模塊(101)的陽極端(ANODE)，負輸入端電連接所述開關管模塊(101)的陰極端(CATHODE)，輸出端電連接所述邏輯與控制單元模塊(103)的第一輸入端；

所述第二比較器(COMP2)的正輸入端電連接所述開關管模塊(101)的陽極端(ANODE)，負輸入端電連接所述開關管模塊(101)的陰極端(CATHODE)，輸出端電連接所述邏輯與控制單元模塊(103)的第二輸入端。

3.根據權利要求1所述的自適應導通電阻的有源二極管，其特征在于，所述邏輯與控制單元模塊(103)包括時鐘信號邏輯電路(I1)、計數器(I2)、譯碼器(I3)、驅動電路模塊(I4)；其中：

所述時鐘信號邏輯電路(I1)的輸入端電連接所述比較器模塊(102)的輸出端；所述計數器(I2)的輸入端電連接所述時鐘信號邏輯電路(I1)的輸出端；所述譯碼器(I3)的輸入端電連接所述計數器(I2)的輸出端；所述驅動電路模塊(I4)的輸入端電連接所述譯碼器(I3)的輸出端，且所述驅動電路模塊(I4)的輸出端電連接所述開關管模塊(101)的輸入端。

4.根據權利要求3所述的自適應導通電阻的有源二極管，其特征在于，所述時鐘信號邏輯電路(I1)的第一輸入端(VO1)電連接所述比較器模塊(102)的第一輸出端，第二輸入端(VO2)電連接所述比較器模塊(102)的第二輸出端。