[發(fā)明專(zhuān)利]FPGA電路晶體管尺寸的快速優(yōu)化方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201711136296.X
• 申請(qǐng)日: 2017-11-16
• 公開(kāi)（公告）號(hào): CN107742051B
• 公開(kāi)（公告）日: 2021-04-30
• 發(fā)明（設(shè)計(jì)）人: 來(lái)金梅;陳威同;王健
• 申請(qǐng)（專(zhuān)利權(quán)）人: 復(fù)旦大學(xué)
• 主分類(lèi)號(hào): G06F30/34
• 分類(lèi)號(hào): G06F30/34;G06F30/331;G06F30/323;G06F30/337
• 代理公司: 上海正旦專(zhuān)利代理有限公司 31200
• 代理人: 陸飛;陸尤

1.一種FPGA電路尺寸優(yōu)化方法，其特征在于，具體步驟如下：

（1）輸入FPGA的結(jié)構(gòu)抽象參數(shù)，解析出相應(yīng)的各類(lèi)子電路及其網(wǎng)表；其中，所述結(jié)構(gòu)抽象參數(shù)包括架構(gòu)參數(shù)、工藝參數(shù)；

（2）初始化，包括網(wǎng)表初始化和寄生參數(shù)初始化；網(wǎng)表初始化是指產(chǎn)生子電路的網(wǎng)表，為之后的仿真網(wǎng)表的產(chǎn)生做準(zhǔn)備；寄生參數(shù)初始化是指根據(jù)線(xiàn)負(fù)載模型，得到線(xiàn)寄生負(fù)載；這里的寄生參數(shù)包括寄生電阻R、寄生電容C；

（3）對(duì)各個(gè)子電路逐個(gè)進(jìn)行仿真優(yōu)化；當(dāng)各個(gè)子電路的仿真網(wǎng)表產(chǎn)生之后，開(kāi)始對(duì)各個(gè)子電路晶體管尺寸逐個(gè)進(jìn)行動(dòng)態(tài)仿真優(yōu)化；

（4）延遲和面積整體優(yōu)化；當(dāng)所有子電路優(yōu)化完畢之后，根據(jù)全局時(shí)序延遲模型、面積模型得到延遲值和面積值代入代價(jià)函數(shù)，與上一次整體優(yōu)化得到的結(jié)果進(jìn)行比較；如果結(jié)果變好，那么繼續(xù)進(jìn)行步驟（3）的對(duì)各個(gè)子電路逐個(gè)進(jìn)行仿真優(yōu)化；如果結(jié)果變差，那么說(shuō)明當(dāng)前已經(jīng)達(dá)到了最優(yōu)值，就結(jié)束。

2.根據(jù)權(quán)利要求1所述的FPGA電路尺寸優(yōu)化方法，其特征在于，所述代價(jià)函數(shù)根據(jù)需要選自時(shí)序性能Delay代價(jià)函數(shù)、面積性能Area代價(jià)函數(shù)、時(shí)序面積綜合性能Area^αDelay^β代價(jià)函數(shù)。

3.根據(jù)權(quán)利要求2所述的FPGA電路尺寸優(yōu)化方法，其特征在于，所述對(duì)各個(gè)子電路晶體管尺寸逐個(gè)進(jìn)行動(dòng)態(tài)仿真優(yōu)化，采用迭代優(yōu)化算法，當(dāng)優(yōu)化一個(gè)關(guān)鍵子電路時(shí)，首先找出待優(yōu)化的晶體管數(shù)，然后設(shè)定好初始條件即晶體管尺寸初始值和邊界條件即晶體管尺寸搜索范圍，然后展開(kāi)成多個(gè)晶體管尺寸組合數(shù)，并且根據(jù)晶體管尺寸更新子電路的寄生參數(shù)，再進(jìn)行電路仿真；

將這多種晶體管組合的網(wǎng)表依次仿真后比較其代價(jià)函數(shù)值；接著判斷最優(yōu)情況下的晶體管尺寸是否在邊界值上；如果不在邊界值上，則優(yōu)化結(jié)束；如果在邊界值上，則說(shuō)明晶體管還有可優(yōu)化的潛能，需要重新調(diào)整尺寸范圍值，將初始條件改為邊界尺寸，保持搜索范圍個(gè)數(shù)不變，重新迭代優(yōu)化。