[發明專利]分段式除法器、分段式除法運算方法、以及電子設備

有效

• 申請號: 201711123443.X
• 申請日: 2017-11-14
• 公開（公告）號: CN107766031B
• 公開（公告）日: 2020-06-19
• 發明（設計）人: 高楊
• 申請（專利權）人: 京東方科技集團股份有限公司
• 主分類號: G06F7/537
• 分類號: G06F7/537
• 代理公司: 北京律智知識產權代理有限公司 11438
• 代理人: 王輝;闞梓瑄

本公開提供一種分段式除法器、分段式除法運算方法、電子設備，涉及數字信號處理技術領域。該除法器包括：第一移位寄存模塊，逐位接收被除數數據；第二移位寄存模塊，接收并存儲除數數據；計算模塊，根據級聯順序對第一寄存器和第二寄存器中的數據進行比較以進行預設操作并產生運算結果；第三移位寄存模塊，逐位接收并寄存運算結果；移位控制模塊，在每次產生運算結果之后控制第一移位寄存模塊和第三移位寄存模塊移位；計數模塊，在每次移位之后對移位次數進行累加，并根據累加結果發送輸出信號以結束運算或發送計算信號以繼續運算；輸出模塊，在接收到輸出信號時輸出目標結果。本公開可實現大位寬操作數的除法運算，還能明顯提升最高工作頻率。

技術領域

本公開涉及數字信號處理技術領域，尤其涉及一種分段式除法器、分段式除法運算方法、以及電子設備。

背景技術

除法器是算術運算電路中最常用的電路之一，相比于減法運算和乘法運算，除法運算的實現難度更大。

發明內容

本公開的目的在于提供一種分段式除法器、分段式除法運算方法、以及電子設備，進而至少在一定程度上克服由于相關技術的限制和缺陷而導致的一個或者多個問題。

本公開的其他特性和優點將通過下面的詳細描述變得顯然，或部分地通過本公開的實踐而習得。

對于除法運算而言，操作數的位寬將會直接影響到除法器電路系統所支持的最高頻率。發明人發現，在操作數的位寬較小例如小于64bit的情況下，操作數位寬的增大對除法器電路所支持的最高頻率的影響較小，基本上不會對除法器電路系統的頻率造成明顯的影響；但在操作數的位寬較大例如大于64bit甚至超過120bit的情況下，操作數位寬的增大將會嚴重影響到除法器電路系統所支持的最高頻率。例如，基于Altera Cyclone IV FPGA(Field-Programmable Gate Array，現場可編程門陣列)芯片，對于延遲較小的基于移位、比較、減法運算算法的除法器而言，32bit的位寬所支持頻率可達160MHz，而基于相同算法、相同結構的除法器電路，當其操作數的位寬增加至120bit時，其所支持的頻率則會降低至80MHz以下。

根據本公開的一個方面，提供一種分段式除法器，包括：

第一移位寄存模塊，包括多個級聯的第一寄存器，所述第一移位寄存模塊用于逐位接收被除數數據；

第二移位寄存模塊，包括多個級聯的第二寄存器，所述第二移位寄存模塊用于接收并存儲除數數據；

計算模塊，包括多個級聯的計算單元，所述計算單元用于根據級聯順序對所述第一寄存器中的寄存數據和所述第二寄存器中的寄存數據進行比較，以根據比較結果進行預設操作并產生運算結果；

第三移位寄存模塊，包括多個級聯的第三寄存器，所述第三移位寄存模塊用于逐位接收并寄存所述運算結果；

移位控制模塊，用于在每次產生所述運算結果之后控制所述第一移位寄存模塊和所述第三移位寄存模塊進行移位操作；

計數模塊，用于在每次移位操作之后對所述移位操作的次數進行累加，并在累加結果等于目標位數時發送一輸出信號至輸出模塊以結束運算，而在所述累加結果不等于所述目標位數時發送一計算信號至所述計算模塊以繼續運算；

所述輸出模塊，用于在接收到所述輸出信號時輸出目標結果；其中，所述目標結果包括商數，所述商數為接收到所述輸出信號時所述第三移位寄存模塊中寄存的數據。

本公開的一種示例性實施例中，所述目標位數等于被除數數據的位數時，所述目標結果還包括余數，所述余數為接收到所述輸出信號時所述第一移位寄存模塊中寄存的數據。

本公開的一種示例性實施例中，所述第一寄存器、所述第二寄存器、以及所述計算單元的數量相同，且所述第一寄存器和所述第二寄存器的位寬相同。