[發明專利]一種基于數字分頻器的校準頻率的方法及裝置有效
| 申請號: | 201711104207.3 | 申請日: | 2017-11-10 |
| 公開(公告)號: | CN109787620B | 公開(公告)日: | 2023-08-08 |
| 發明(設計)人: | 林忱;夏茂盛;喬艷明 | 申請(專利權)人: | 深圳市中興微電子技術有限公司 |
| 主分類號: | H03L7/18 | 分類號: | H03L7/18 |
| 代理公司: | 北京天昊聯合知識產權代理有限公司 11112 | 代理人: | 姜春咸;馮建基 |
| 地址: | 518055 廣東省深*** | 國省代碼: | 廣東;44 |
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| 摘要: | |||
| 搜索關鍵詞: | 一種 基于 數字 分頻器 校準 頻率 方法 裝置 | ||
本文公開了一種基于數字分頻器的校準頻率的方法及裝置。所述基于數字分頻器的校準頻率的裝置包括:邏輯控制模塊,用于確定是否需要調整基準分頻系數,在需要調整基準分頻系數時根據校準模式和校準參數調整所述基準分頻系數;分頻處理模塊,用于在不需要調整基準分頻系數時根據所述基準分頻系數對源時鐘信號進行分頻處理并輸出分頻時鐘信號,在需要調整基準分頻系數時根據調整后的分頻系數對源時鐘信號進行分頻處理并輸出分頻時鐘信號。本文的技術方案能夠精細調整頻率且電路結構簡單。
技術領域
本發明涉及數字集成電路技術領域,尤其涉及的是一種基于數字分頻器的校準頻率的方法及裝置。
背景技術
在現代電子系統中,數字集成電路系統的規模越來越大,功能越來越復雜。時鐘是數字集成電路系統中各個模塊協同工作的基本保障。特別是時序系統,沒有時鐘根本無法工作。
現在,大規模的數字集成電路系統的時鐘架構通常采用GALS(GlobalAsynchronous?Local?Synchronous,全局異步局部同步)形式,即全局異步(GlobalAsynchronous)時鐘,局部同步(Local?Synchronous)時鐘。分頻器是處理時鐘的最基本電路之一。幾乎所有的數字集成電路系統都會使用分頻器對高頻率的時鐘分頻,以獲得各個模塊所需要的時鐘頻率。除了上述通常會使用到的場景以外,分頻器還可以擴展應用于許多其他場景。
在數字電視收發實時傳輸系統中,為了保證收發端的正常工作,必須建立收發端的同步時鐘,即PCR(Program?Clock?Reference,節目時鐘基準)。在發送端,利用計數器計數,形成PCR值,并與音頻幀、視頻幀的編碼信息一起插入數據包中,每隔一段時間傳送給接收端。接收端有一個工作的本地時鐘,其額定頻率與發送端時鐘頻率相等。同時,接收端對PCR解析并計數,形成一個本地時鐘參考。接收端將本地時鐘參考與發送端數據流中的PCR值比較,調整本地時鐘頻率,使之與發送端的PCR頻率相同,從而實現收發兩端的聲音和圖像完全同步。
更一般的場景,如圖1所示。發送端發送目標數據流,其中包含目標時鐘信號。接收端接收目標數據流,并從中恢復目標時鐘信號。接收端通過頻率校準檢測模塊(20)將頻率校準器(10)的輸出時鐘(校準輸出時鐘)信號與目標時鐘信號進行對比,輸出頻率校準信號給頻率校準器(10)以調整頻率校準器(10)的輸出時鐘,其中,所述頻率校準器(10)接收源時鐘信號,在頻率校準信號的控制下輸出校準輸出時鐘信號。接收端的數據接收模塊(30)利用校準輸出時鐘接收目標數據流,以實現與發送端的時鐘同步。
相關技術中,通過PLL(Phase?Locked?Loop,鎖相環)實現時鐘頻率校準,但是,基于PLL的方案需要模擬電路實現,不可綜合,硬件資源開銷大,實現難度高。
發明內容
本發明所要解決的技術問題是提供一種基于數字分頻器的校準頻率的方法及裝置,能夠精細調整頻率且電路結構簡單。
本發明實施例提供一種基于數字分頻器的校準頻率的裝置,包括:
邏輯控制模塊,用于確定是否需要調整基準分頻系數,在需要調整基準分頻系數時根據校準模式和校準參數調整所述基準分頻系數;
分頻處理模塊,用于在不需要調整基準分頻系數時根據所述基準分頻系數對源時鐘信號進行分頻處理并輸出分頻時鐘信號,在需要調整基準分頻系數時根據調整后的分頻系數對源時鐘信號進行分頻處理并輸出分頻時鐘信號。
本發明實施例提供一種基于數字分頻器的校準頻率的方法,包括:
確定是否需要調整基準分頻系數,在需要調整基準分頻系數時根據校準模式和校準參數調整所述基準分頻系數;
在不需要調整基準分頻系數時根據所述基準分頻系數對源時鐘信號進行分頻處理并輸出分頻時鐘信號,在需要調整基準分頻系數時根據調整后的分頻系數對源時鐘信號進行分頻處理并輸出分頻時鐘信號。
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