[發(fā)明專利]一種基于FPGA的報(bào)文轉(zhuǎn)發(fā)方法及設(shè)備

有效

• 申請(qǐng)?zhí)枺?/td>: 201711098924.X
• 申請(qǐng)日: 2017-11-09
• 公開（公告）號(hào): CN107786447B
• 公開（公告）日: 2020-06-16
• 發(fā)明（設(shè)計(jì)）人: 林宇慧
• 申請(qǐng)（專利權(quán)）人: 銳捷網(wǎng)絡(luò)股份有限公司
• 主分類號(hào): H04L12/723
• 分類號(hào): H04L12/723;H04L12/741;H04L12/46
• 代理公司: 北京同達(dá)信恒知識(shí)產(chǎn)權(quán)代理有限公司 11291
• 代理人: 黃志華

1.一種基于FPGA的報(bào)文轉(zhuǎn)發(fā)方法，其特征在于，包括：

現(xiàn)場可編程門陣列FPGA獲取一個(gè)報(bào)文；

從預(yù)設(shè)處理動(dòng)作組集合中確定對(duì)所述報(bào)文進(jìn)行處理的處理動(dòng)作組，所述處理動(dòng)作組包括多個(gè)處理動(dòng)作，其中，所述預(yù)設(shè)處理動(dòng)作組集合包括用于對(duì)報(bào)文進(jìn)行處理的所有處理動(dòng)作組，每一個(gè)處理動(dòng)作組中包括的多個(gè)處理動(dòng)作按照預(yù)設(shè)序列進(jìn)行排列；

根據(jù)所述處理動(dòng)作組對(duì)所述報(bào)文進(jìn)行處理，以便通過與所述處理動(dòng)作組對(duì)應(yīng)的轉(zhuǎn)發(fā)端口轉(zhuǎn)發(fā)處理后的報(bào)文；其中，所述轉(zhuǎn)發(fā)端口與處理動(dòng)作組一一對(duì)應(yīng)；

當(dāng)確定的對(duì)所述報(bào)文進(jìn)行處理的處理動(dòng)作組為多個(gè)時(shí)，將所述報(bào)文復(fù)制成多個(gè)報(bào)文，并根據(jù)每個(gè)處理動(dòng)作組對(duì)復(fù)制的多個(gè)報(bào)文中的一個(gè)報(bào)文進(jìn)行處理，以便通過與所述每個(gè)處理動(dòng)作組對(duì)應(yīng)的轉(zhuǎn)發(fā)端口轉(zhuǎn)發(fā)處理后的報(bào)文；其中，復(fù)制得到的多個(gè)報(bào)文的個(gè)數(shù)與確定對(duì)所述報(bào)文進(jìn)行處理的處理動(dòng)作組的個(gè)數(shù)相同。

2.如權(quán)利要求1所述的方法，其特征在于，所述從預(yù)設(shè)處理動(dòng)作組集合中確定對(duì)所述報(bào)文進(jìn)行處理的處理動(dòng)作組，具體包括：

獲取所述報(bào)文的特征；

根據(jù)所述特征，從預(yù)設(shè)處理動(dòng)作組集合中確定對(duì)所述報(bào)文進(jìn)行處理的處理動(dòng)作組，其中，不同特征對(duì)應(yīng)不同的處理動(dòng)作組。

3.如權(quán)利要求2所述的方法，其特征在于，所述處理動(dòng)作組包括位圖BITMAP，所述BITMAP用于指示所述處理動(dòng)作組中所包括的所述多個(gè)處理動(dòng)作以及所述多個(gè)處理動(dòng)作在所述處理動(dòng)作組中的位置。

4.如權(quán)利要求3所述的方法，其特征在于，在所述從預(yù)設(shè)處理動(dòng)作組集合中確定對(duì)所述報(bào)文進(jìn)行處理的處理動(dòng)作組之后，所述方法包括：

將所述報(bào)文中的報(bào)文頭MPLS字段內(nèi)容、報(bào)文頭VLAN字段內(nèi)容以及報(bào)文中的剩余其他內(nèi)容分別存儲(chǔ)在各自對(duì)應(yīng)的第一寄存器中；

讀取所述處理動(dòng)作組中的BITMAP；

根據(jù)BITMAP與處理動(dòng)作的映射表，將所述處理動(dòng)作組中的所述多個(gè)處理動(dòng)作分別存儲(chǔ)在各自對(duì)應(yīng)的第二寄存器中，所述第二寄存器與所述第一寄存器不同。

5.如權(quán)利要求4所述的方法，其特征在于，所述根據(jù)所述處理動(dòng)作組對(duì)所述報(bào)文進(jìn)行處理，包括：

調(diào)用所述第二寄存器中的所述多個(gè)處理動(dòng)作對(duì)所述報(bào)文頭MPLS字段內(nèi)容、所述報(bào)文頭VLAN字段內(nèi)容以及所述報(bào)文中的剩余其他內(nèi)容進(jìn)行處理。

6.如權(quán)利要求5所述的方法，其特征在于，所述根據(jù)所述處理動(dòng)作組對(duì)所述報(bào)文進(jìn)行處理之后，包括：

將處理后的報(bào)文頭MPLS字段內(nèi)容、處理后的報(bào)文頭VLAN字段內(nèi)容以及處理后的報(bào)文中的剩余其他內(nèi)容組合成處理后的報(bào)文；

校驗(yàn)所述處理后的報(bào)文的完整性；

在校驗(yàn)成功后，通過所述轉(zhuǎn)發(fā)端口轉(zhuǎn)發(fā)所述處理后的報(bào)文。

7.一種FPGA設(shè)備，其特征在于，包括：

FPGA，所述FPGA包括：

獲取模塊：用于獲取一個(gè)報(bào)文；

確定模塊：用于從預(yù)設(shè)處理動(dòng)作組集合中確定對(duì)所述報(bào)文進(jìn)行處理的處理動(dòng)作組，所述處理動(dòng)作組包括多個(gè)處理動(dòng)作，其中，所述預(yù)設(shè)處理動(dòng)作組集合包括用于對(duì)報(bào)文進(jìn)行處理的所有處理動(dòng)作組，每一個(gè)處理動(dòng)作組中包括的多個(gè)處理動(dòng)作按照預(yù)設(shè)序列進(jìn)行排列；

處理模塊，用于根據(jù)所述處理動(dòng)作組對(duì)所述報(bào)文進(jìn)行處理，以便通過與所述處理動(dòng)作組對(duì)應(yīng)的轉(zhuǎn)發(fā)端口轉(zhuǎn)發(fā)處理后的報(bào)文；其中，所述轉(zhuǎn)發(fā)端口與處理動(dòng)作組一一對(duì)應(yīng)；當(dāng)確定的對(duì)所述報(bào)文進(jìn)行處理的處理動(dòng)作組為多個(gè)時(shí)，將所述報(bào)文復(fù)制成多個(gè)報(bào)文，并根據(jù)每個(gè)處理動(dòng)作組對(duì)復(fù)制的多個(gè)報(bào)文中的一個(gè)報(bào)文進(jìn)行處理，以便通過與所述每個(gè)處理動(dòng)作組對(duì)應(yīng)的轉(zhuǎn)發(fā)端口轉(zhuǎn)發(fā)處理后的報(bào)文；其中，復(fù)制得到的多個(gè)報(bào)文的個(gè)數(shù)與確定對(duì)所述報(bào)文進(jìn)行處理的處理動(dòng)作組的個(gè)數(shù)相同。

8.如權(quán)利要求7所述的設(shè)備，其特征在于，包括：

第一獲取子模塊，用于獲取所述報(bào)文的特征；

第一確定子模塊，用于根據(jù)所述特征，從預(yù)設(shè)處理動(dòng)作組集合中確定對(duì)所述報(bào)文進(jìn)行處理的處理動(dòng)作組，其中，不同特征對(duì)應(yīng)不同的處理動(dòng)作組。