[發明專利]一種全耗盡SOI結構的制作方法

有效

• 申請號: 201711093461.8
• 申請日: 2017-11-08
• 公開（公告）號: CN107887276B
• 公開（公告）日: 2019-12-03
• 發明（設計）人: 鮑宇
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/06
• 代理公司: 31272 上海申新律師事務所
• 代理人: 嚴羅一<國際申請>=<國際公布>=<進入

本發明提供了一種全耗盡SOI結構的制作方法，主要包括步驟：在埋氧層的頂面上形成半導體材料層，在圖形化后的半導體材料層的頂面和兩側面上形成溝道材料層，去除半導體材料層；形成第一高介電材料層、第二高介電材料層、第一金屬背柵材料層、第二金屬背柵材料層；去除第一高介電材料層和第一金屬背柵材料層，依次對溝道材料層、第二高介電材料層進行圖形化，以在俯視圖中于兩端各暴露出一段第二金屬背柵材料層，以形成第二復合結構；在第二復合結構的表面覆蓋氧化層，然后減薄氧化層，形成淺溝槽隔離結構；繼續完成剩余工藝，制得全耗盡SOI結構。該制作方法改進了FD?SOI的制備工藝，降低了生產成本，因此，具有廣闊的應用前景與良好的市場潛力。

技術領域

本發明涉及半導體制造技術領域，特別涉及一種全耗盡SOI結構的制作方法。

背景技術

在絕緣體上硅(SOI)技術中，在覆蓋例如氧化硅的絕緣材料層的薄硅層上形成金屬氧化物半導體場效晶體管(MOSFET)。形成在SOI上的裝置提供優于其大塊對應物的許多優點。舉例來說，SOI裝置一般具有減少的結電容、小到沒有的反向主體效應、軟錯誤免疫性、完全的介電隔離以及小到沒有的栓鎖效應。因此，SOI技術可實現較高速的性能、較高的組裝密度以及減少的功率消耗。

現有技術中，存在兩種類型的常規SOI結構：部分耗盡SOI(PD-SOI)結構以及全耗盡SOI(FD-SOI)結構。其中，在32nm/28nm及以下節點的高階半導體制造工藝中，包含全耗盡SOI結構(FD-SOI)的晶圓(全耗盡晶圓)主要由埋氧層(BOX)和BOX之上的極薄硅層組成，從而為在此層建成的晶體管提供獨特性能，FD-SOI以極薄的頂層確保了晶體管的各種關鍵屬性。與傳統Bulk CMOS相比，在保持相同性能的前提下，全耗盡晶圓可節省高達40％的功耗。同樣，依據不同的設計優化，以全耗盡晶圓為基礎的處理器峰值性能最高可提升60％。特別是，使用FD-SOI的后向偏置技術可以提供更寬動態范圍的性能。

發明內容

針對現有技術中存在的技術問題，本發明旨在改進FD-SOI的制備工藝，降低生產成本，并提供一種新的具有背柵(back-gate)的全耗盡SOI結構。

具體地，本發明采用如下技術方案：

一種全耗盡SOI結構的制作方法，其包括以下步驟：

S1：提供一半導體襯底，在所述半導體襯底的頂面設置有一埋氧層；在所述埋氧層的頂面上形成一半導體材料層，并對所述半導體材料層進行圖形化；

S2：在圖形化后的半導體材料層的頂面和兩側面上形成一溝道材料層，以形成一第一復合結構；

S3：去除第一復合結構中的半導體材料層，保留第一復合結構中的溝道材料層，使得保留的溝道材料層與所述埋氧層圍成一第一空腔；

S4：在所述保留的溝道材料層的頂面和兩側面上以及所述埋氧層的頂面上形成一第一高k介電材料層，并在所述第一空腔的內壁上形成一第二高k介電材料層，所述第二高k介電材料層圍成一第二空腔；然后，在所述第一高k介電材料層上形成一第一金屬背柵材料層，并填充所述第二空腔以形成一第二金屬背柵材料層；

S5：去除所述第一高k介電材料層和所述第一金屬背柵材料層，從而暴露出了溝道材料層；

S6：依次對溝道材料層、所述第二高k介電材料層進行圖形化，以在俯視圖中于圖形化后的溝道材料層和圖形化后的第二高k介電材料層的兩端各暴露出一段第二金屬背柵材料層，以形成第二復合結構；

S7：在所述第二復合結構的表面覆蓋一氧化層，然后，減薄所述氧化層，以使減薄后的所述氧化層的頂面與所述第二復合結構中的溝道材料層的頂面齊平，以使所述溝道材料層兩側的所述氧化層形成淺溝槽隔離結構(STI)；