[發明專利]一種時間信息同步系統及方法

在審

• 申請號: 201711086941.1
• 申請日: 2017-11-07
• 公開（公告）號: CN107733546A
• 公開（公告）日: 2018-02-23
• 發明（設計）人: 褚毅宏;王鋒;吳樹奎;李瑞峰;魏磊;朱志凱;何廣印;劉錦
• 申請（專利權）人: 武漢華訊國蓉科技有限公司
• 主分類號: H04J3/06
• 分類號: H04J3/06
• 代理公司: 北京輕創知識產權代理有限公司11212
• 代理人: 陳薇

1.一種時間信息同步系統，其特征在于，包括：依次連接的上位機、中頻卡和多個信號源，所述中頻卡包括：FPGA芯片，多個ADC子板和時間源編碼模塊；所述FPGA芯片包括：時間解碼緩存模塊、多個數據融合模塊、多個FIFO存儲器和PCI-E控制器；

每個信號源用于將一個輸出端輸出的模擬信號發送至一個ADC子板，經該ADC子板轉化為數字信號發送至一個數據融合模塊，同時將另一個輸出端輸出的對應于所述數字信號的觸發信號發送至該數據融合模塊；

所述時間源編碼模塊用于從GPS衛星實時獲取時間信息，根據預設的LVDS串行協議將接收到的所述時間信息串化為LVDS信號發送至所述時間解碼緩存模塊；

所述時間解碼緩存模塊用于接收所述LVDS信號，并將所述LVDS信號解串為時間戳信息；

每個數據融合模塊用于在每路觸發信號的驅動下，根據所述上位機經所述PCI-E控制器下發的配置信息，將每路觸發信號對應的數字信號和所述時間戳信息打包發送至一個FIFO存儲器緩存，經該FIFO存儲器發送至所述PCI-E控制器；

所述PCI-E控制器用于根據每個FIFO存儲器的剩余數據量對接收到的數據包進行調度并上傳至所述上位機。

2.根據權利要求1所述的一種時間信息同步系統，其特征在于，所述時間源編碼模塊包括：互相連接的GPS模塊和時間編碼模塊，所述時間編碼模塊通過LVDS接口連接所述時間解碼緩存模塊。

3.根據權利要求1所述的一種時間信息同步系統，其特征在于，所述PCI-E控制器包括：依次連接的數據調度模塊、DMA控制器和發送引擎，所述多個FIFO存儲器連接所述數據調度模塊，所述發送引擎通過PCI-E X8總線連接所述上位機。

4.根據權利要求3所述的一種時間信息同步系統，其特征在于，每個信號源的一個輸出端通過第一SMA連接器連接一個ADC子板，該ADC子板連接一個數據融合模塊，該信號源的另一個輸出端通過第二SMA連接器連接該數據融合模塊。

5.根據權利要求4所述的一種時間信息同步系統，其特征在于，每個ADC子板包括：互相連接的ADC模塊和鎖相環電路，每個ADC模塊通過FMC接口連接一個數據融合模塊。

6.根據權利要求1所述的一種時間信息同步系統，其特征在于，所述中頻卡還包括：多個DDR3控制器，每個DDR3控制器用于根據自身連接的FIFO存儲器的剩余數據量和所述PCI-E控制器中的PCI-E數據池的數據量動態控制所述FIFO存儲器的輸入輸出。

7.根據權利要求6所述的一種時間信息同步系統，其特征在于，所述中頻卡還包括：電源管理器，所述電源管理器連接所述多個DDR3控制器和所述FPGA芯片。

8.一種時間信息同步方法，應用于權利要求1-7任一項所述的一種時間信息同步系統，其特征在于，包括：

S1、GPS模塊從GPS衛星實時獲取時間信息，并將所述時間信息發送至時間編碼模塊，所述時間編碼模塊根據預設的LVDS串行協議將接收到的所述時間信息串化為LVDS信號發送至FPGA芯片；

S2、多個信號源分別將多路模擬信號發送至多個ADC子板，每個ADC子板將接收到的模擬信號轉換為數字信號發送至所述FPGA芯片，每個信號源還將該模擬信號對應的觸發信號發送至所述FPGA芯片；

S3、所述FPGA芯片接收所述LVDS信號、每路數字信號和每路數字信號對應的觸發信號，將所述LVDS信號解串為時間戳信息；

S4、所述FPGA芯片在每路觸發信號的驅動下，根據上位機經PCI-E控制器下發的配置信息，將每路觸發信號對應的數字信號和所述時間戳信息打包發送至一個FIFO存儲器緩存，經每個FIFO存儲器發送至所述PCI-E控制器；

S5、所述PCI-E控制器根據每個FIFO存儲器的剩余數據量對接收到的數據包進行調度并上傳至所述上位機。

9.根據權利要求8所述的一種時間信息同步方法，其特征在于，步驟S4之后，還包括：

DDR3控制器根據自身連接的FIFO存儲器的剩余數據量和所述PCI-E控制器中的PCI-E數據池的數據量動態控制所述FIFO存儲器的輸入輸出。

10.根據權利要求8所述的一種時間信息同步方法，其特征在于，所述配置信息包括：采樣長度信息和采樣延遲信息。