[發明專利]半導體器件的制造方法

有效

• 申請號: 201711086262.4
• 申請日: 2017-11-07
• 公開（公告）號: CN109755126B
• 公開（公告）日: 2021-02-12
• 發明（設計）人: 張海洋;紀世良
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L21/3213
• 分類號: H01L21/3213;H01L21/768
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 屈蘅;李時云

1.一種半導體器件的制造方法，其特征在于，包括以下步驟：

提供半導體襯底，所述半導體襯底上形成第一金屬硬掩膜層，并通過自對準雙重曝光工藝以及相應的光刻-刻蝕工藝，在所述第一金屬硬掩膜層中形成具有暴露出所述半導體襯底表面的多個第二開口，所述第二開口用于形成通孔；

在所述第一金屬硬掩膜層的上方依次覆蓋無機材料材質的第二金屬硬掩膜層和無機材料材質的蓋硬掩膜層，所述第二金屬硬掩膜層的材質不同于所述第一金屬硬掩膜層，且所述第二金屬硬掩膜層的主要成分包括至少一種金屬氧化物，所述第二金屬硬掩膜層還填充在所有的第二開口中；

采用包含多次光刻-刻蝕步驟的多重圖形化工藝，圖案化所述蓋硬掩膜層，以在所述蓋硬掩膜層中形成多個第一開口，且所述第一開口與部分所述第二開口一一對準，或者所述第一開口與所述第二開口完全錯位；

以所述蓋硬掩膜層為掩膜，依次刻蝕所述第二金屬硬掩膜層至所述半導體襯底的疊層至要求深度，以形成目標開口；

去除所述蓋硬掩膜層和所述第二金屬硬掩膜層，以暴露出所述第一金屬硬掩膜層的表面；

以所述第一金屬硬掩膜層為掩膜，刻蝕所述目標開口以相應的所述第二開口中的層間介電層，以形成雙鑲嵌開口。

2.如權利要求1所述的半導體器件的制造方法，其特征在于，所述第一金屬硬掩膜層的材質包括金屬和金屬氮化物中的至少一種。

3.如權利要求1所述的半導體器件的制造方法，其特征在于，所述蓋硬掩膜層包括氧化硅、氮化硅、氮氧化硅以及金屬氧化物中的至少一種，所述蓋硬掩膜層的形成工藝包括原子層沉積工藝和/或旋涂工藝。

4.如權利要求1或3所述的半導體器件的制造方法，其特征在于，所述金屬氧化物包括氧化鈦、氧化鉭、氧化鎢、氧化鈷、氧化鉻、氧化礬、氧化鎘、氧化鉿、氧化銦、氧化鐵、氧化鋁、氧化鋯、氧化鋅及氧化鎳中的至少一種。

5.如權利要求1所述的半導體器件的制造方法，其特征在于，所述金屬氧化物通過旋涂工藝形成，工藝溫度為150℃~400℃。

6.如權利要求1所述的半導體器件的制造方法，其特征在于，所述半導體襯底包括具有導電結構的半導體基底以及至少覆蓋于所述導電結構表面上的層間介電層以及介電保護層；以所述蓋硬掩膜層為掩膜，依次刻蝕所述第二金屬硬掩膜層至所述半導體襯底的疊層至要求深度，以形成目標開口時，刻蝕停止在所述層間介電層中或者停止在所述導電結構表面。

7.如權利要求6所述的半導體器件的制造方法，其特征在于，以所述蓋硬掩膜層為掩膜，先以所述第二金屬硬掩膜層相對所述介電保護層的刻蝕選擇比大于20的刻蝕工藝，刻蝕所述第一開口底部的第二金屬硬掩膜層，刻蝕停止至所述介電保護層表面；然后以所述第二金屬硬掩膜層相對所述介電保護層的刻蝕選擇比小于2的刻蝕工藝，繼續刻蝕所述第一開口底部的介電保護層以及層間介電層，直至所述導電結構表面。

8.如權利要求6所述的半導體器件的制造方法，其特征在于，所述導電結構為金屬互連層、導電插塞、柵極層、金屬硅化物或者源漏區。

9.如權利要求6所述的半導體器件的制造方法，其特征在于，所述介電保護層的材質包括氧化硅、氮化硅、碳化硅、 碳氧化硅、氮氧化硅、摻碳的氮氧化硅和碳氮化硅中的至少一種。

10.如權利要求6所述的半導體器件的制造方法，其特征在于，所述層間介電層為介電常數K低于3.9的介質材料。

11.如權利要求1所述的半導體器件的制造方法，其特征在于，所述半導體襯底包括具有浮柵層的半導體基底以及至少覆蓋于所述浮柵層表面上的柵間絕緣層以及控制柵極層，以所述第二金屬硬掩膜層為掩膜，在所述第一開口中繼續刻蝕第一開口底部直至要求深度時，以所述蓋硬掩膜層為掩膜，依次刻蝕所述第二金屬硬掩膜層至所述半導體襯底的疊層至要求深度，以形成目標開口時，刻蝕停止在所述柵間絕緣層中或者刻蝕穿過所述浮柵層停止在所述半導體基底表面。