[發明專利]一種基于交叉點陣列的阻變存儲器的寫入方法

有效

• 申請號: 201711069120.7
• 申請日: 2017-11-03
• 公開（公告）號: CN108053852B
• 公開（公告）日: 2020-05-19
• 發明（設計）人: 馮丹;童薇;劉景寧;汪承寧;張揚;李藝林
• 申請（專利權）人: 華中科技大學
• 主分類號: G11C7/10
• 分類號: G11C7/10;G11C16/10
• 代理公司: 華中科技大學專利中心 42201
• 代理人: 廖盈春;李智

本發明公開了一種基于交叉點陣列的阻變存儲器的寫入方法，屬于信息存儲領域。本發明方法通過動態地選擇最短的電壓降路徑來提升有效電壓，降低寫入延遲；通過一種區域劃分方式來縮小各個區域內的寫入延遲差異，以減小各個區域的寫入延遲，同時保證了單元級并行度；通過一種編址與尋址方式來在物理地址和單元位置之間建立映射，使得寫入延遲隨著物理地址遞增，有利于地址映射、內存分配與編譯優化，并提供了一種并行尋址電路系統來加速尋址過程；通過一種特定的電壓偏置模式來在既不同行也不同列的單元之間重疊SET和RESET過程，開發了交叉點陣列中的行級并行。本發明方法能夠降低阻變存儲器的寫入延遲，提升寫入帶寬，減少寫入能耗。

技術領域

本發明屬于信息存儲領域，更具體地，涉及一種基于交叉點陣列的阻變存儲器的寫入方法。

背景技術

DRAM作為內存已有數十年之久。然而，DRAM的工藝制程降低到十幾納米以后難以進一步縮小，并且其單元訪問延遲一直維持在幾十納秒難以進一步降低。此外，DRAM是一種易失性的存儲器，其刷新操作帶來的能耗開銷已經不容忽視。這些問題使得用DRAM構建大容量、低延遲、低能耗的內存變得愈加困難。新興的非易失存儲器的出現給內存的發展帶來了希望。其中，阻變存儲器(resistive random-access memory，RRAM)由于其較小的單元尺寸(＜10nm)、較長的寫耐久性(＞10¹⁰cycles)、較高的開/關阻值比(＞10³)、良好的CMOS工藝兼容性以及3維集成的潛力，有望被用來構建下一代大規模的存儲級內存，并替代DRAM。

無源雙端的RRAM器件由特定的材料組成(例如，金屬氧化物)，它以電阻的形式存儲信息。RRAM器件至少具有兩個狀態：低阻態和高阻態。低阻態代表邏輯1，而高阻態代表邏輯0。從高阻態到低阻態的轉變稱為置位(SET)，從低阻態到高阻態的轉變稱為復位(RESET)。RRAM器件的寫延遲比其讀延遲高。而對于寫操作，RESET的延遲比SET的延遲高。RRAM器件的電流-電壓特性曲線較高的非線性度有利于交叉點陣列中目標單元的選擇。在單選擇器-單電阻器結構中，每個RRAM器件都串聯一個選擇器。具有高非線性度的選擇器能進一步地抑制交叉點陣列中的潛行電流，增大寫電壓窗口，提高能量利用效率。

如圖1a所示，交叉點陣列(cross-point array)由兩種導線互連而成：字線和位線。RRAM器件夾在頂層和底層導線之間。在單層交叉點陣列中，RRAM單元的面積達到理論最小值4F²，其中F是特征尺寸。對于芯片面積，外圍電路所占的部分隨著交叉點陣列尺寸的增大而減小。而且，CMOS電路能夠被放置在交叉點陣列的下方以進一步減小芯片面積。因此，為了構建高存儲密度的內存，采用大規模小尺寸的交叉點陣列是必要的。

如圖1b所示，兩種電壓偏置方案(半偏置和三分之一偏置)能夠用于交叉點陣列中目標單元的寫入。在半偏置方案中，被選擇的字線和位線被偏置于V和0，而其它所有的導線都被偏置于V/2。對于半偏置方案，伏安特性曲線的非線性度定義為RRAM器件在V下的電流和在V/2下的電流的比值。

然而，交叉點陣列中的互連電阻隨著技術結點的減小而急劇地增加，導致了導線上的電壓降問題(IR drop problem)，并且這種現象在大規模的陣列中尤為明顯。互連導線上的電壓降導致了交叉點陣列中不均勻的有效電壓分布。由于RRAM器件兩端的電壓和它的狀態轉變時間成負指數關系，因此在大規模小尺寸的交叉點陣列中，即使是在同一行或同一列上的單元之間的寫延遲差異也非常大。交叉點陣列中的寫延遲分布與目標單元的位置和陣列中的數據模式有關。當數據模式一定時，離電壓源越遠的單元其寫入延遲越高。為了在內存子系統的性能和實現的復雜度之間取得權衡，這種不同位置的寫延遲差異通常以區域為單位暴露給內存控制器。為了保證正確性，每一個區域的訪問延遲都由其最慢的單元所決定。因此，傳統兼容DRAM的按行進行區域劃分、編址和尋址的方案沒有充分考慮交叉點陣列中不均勻的寫延遲分布。

發明內容