[發明專利]一種低漏源通態電阻的UMOS器件結構及制備方法

在審

• 申請號: 201711066266.6
• 申請日: 2017-11-02
• 公開（公告）號: CN107845581A
• 公開（公告）日: 2018-03-27
• 發明（設計）人: 吳昊;楊豐;付曉君;向凡;鄭直
• 申請（專利權）人: 中電科技集團重慶聲光電有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78
• 代理公司: 北京同恒源知識產權代理有限公司11275
• 代理人: 趙榮之

技術領域

本發明屬于集成電路設計領域，涉及一種低漏源通態電阻的UMOS器件結構及制備方法。

背景技術

VDMOS器件由于其驅動功率低，開關速度快，大電流等特性，在航空、航天、核工業等極端環境下有著廣泛的應用。長期以來，VDMOS器件漏源擊穿電壓與通態電阻之間的矛盾是一大研究難點。相比于平面MOSFET結構，由于槽柵MOSFET(UMOS)有效消除了JFET區，則有著更小的導通電阻，在中低壓器件中應用較為廣泛。目前，已有許多優化器件漏源通態電阻的方法，如選擇最合適的溝道寬度與深度，優化體區注入濃度或建構雙外延層結構等。在高壓平面VDMOS器件中，還有工藝上較復雜的超結結構能有效解決漏源擊穿電壓與通態電阻之間的矛盾。這些方法在一定程度上優化了導通電阻，但均沒有利用UMOS溝槽下方的外延層部分。

發明內容

為了克服上述問題，本發明提供一種低漏源通態電阻的UMOS器件結構及制備方法。通過在槽柵底部二次注入P雜質，增大P型外延雜質濃度，從而達到制備低漏源通態電阻UMOS器件的目的。

本發明的目的之一通過如下技術方案來實現的：一種低漏源通態電阻的UMOS器件結構，包括

P+型襯底101；

設置于所述P+型襯底表面的外延層102；

設置于所述外延層表面N型體區103；

設置于所述N型體區表面P+型源區107；

貫穿所述P+型源區和N型體區且位于外延層內的溝槽201；對溝槽的底部進行P型雜質104二次摻雜，摻雜區域位于外延層內；

設置于溝槽底部及側壁的柵氧化層105；

設置于柵氧化層表面且填充所述溝槽的柵極多晶硅106。

進一步，所述溝槽的寬度為280～320nm，深度為1.6～1.8um。

進一步，所述柵氧化層厚度為60～70nm。

進一步，在溝槽底部注入二次雜質時，摻雜P型雜質濃度為1e15/cm²，能量為40keV。

進一步，溝槽底部注入的雜質材料與外延層雜質材料為同種材料。

本發明的目的之二通過如下技術方案來實現的：一種低漏源通態電阻的UMOS器件制備方法，包括以下步驟，

提供P+型襯底101；

在所述P+型襯底表面設置外延層102；

在所述外延層表面設置N型體區103；對N型體區進行參雜和高溫推阱；

對N型體區和外延層進行刻蝕形成貫穿整個N型體區且位于外延層內的溝槽201；

對所述溝槽底部進行P型雜質104二次摻雜，摻雜區位于外延層內；

在所述溝槽底部和側壁生長柵氧化層105；

在柵氧化層表面生長柵極多晶硅106且柵極多晶硅填充所述溝槽；

在所述N型體區注入P型雜質并推阱，形成P+型源區。

進一步，所述溝槽的寬度為280～320nm，深度為1.6～1.8um。

進一步，所述柵氧化層厚度為60～70nm。

進一步，在溝槽底部注入二次雜質時，摻雜P型雜質濃度為1e15/cm²，能量為40keV。

由于采用了以上技術方案，本發明具有以下有益技術效果：

本發明可在傳統UMOS結構基礎上，降低漏源通態電阻超過10％。本發明工藝簡單易行，實施度高，且新的UMOS結構清楚簡單，穩定可靠，易實現，具有高度的產業利用價值。

附圖說明

為了使本發明的目的、技術方案和優點更加清楚，下面將結合附圖對本發明作進一步的詳細描述，其中：

圖1為N型體區雜質的注入和推阱；

圖2為溝槽的刻蝕；

圖3為光刻掩膜版下注入的P型雜質圖；

圖4為光刻掩膜版移走后的圖；

圖5為柵氧化層的生長圖；

圖6為柵極多晶硅的生長圖；

圖7為P+源區的注入和推阱圖；

元件標號說明

101.P+型襯底，102.外延區，103.N型體區，104.P型雜質，105.柵氧化層，106.柵極多晶硅，107.P+型源區，201.溝槽，202.光刻掩膜版。

具體實施方式

以下將結合附圖，對本發明的優選實施例進行詳細的描述；應當理解，優選實施例僅為了說明本發明，而不是為了限制本發明的保護范圍。

實施例一