[發(fā)明專利]存儲結(jié)構(gòu)的形成方法、存儲結(jié)構(gòu)中通孔的形成方法有效
| 申請?zhí)枺?/td> | 201711043643.4 | 申請日: | 2017-10-31 |
| 公開(公告)號: | CN107799414B | 公開(公告)日: | 2019-01-29 |
| 發(fā)明(設(shè)計)人: | 華子強;徐強;夏志良 | 申請(專利權(quán))人: | 長江存儲科技有限責(zé)任公司 |
| 主分類號: | H01L21/311 | 分類號: | H01L21/311;H01L27/11524 |
| 代理公司: | 北京集佳知識產(chǎn)權(quán)代理有限公司 11227 | 代理人: | 王寶筠 |
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| 摘要: | |||
| 搜索關(guān)鍵詞: | 存儲 結(jié)構(gòu) 形成 方法 中通孔 | ||
本發(fā)明實施例公開了一種存儲結(jié)構(gòu)的形成方法以及一種存儲結(jié)構(gòu)中通孔的形成方法,該方法包括通過將第一掩膜版劃分成第一區(qū)域和第二區(qū)域,第一區(qū)域?qū)?yīng)的堆疊單元的深度小于第二區(qū)域?qū)?yīng)的堆疊單元的深度,并將第一區(qū)域中刻蝕孔的直徑設(shè)置為小于第二區(qū)域中刻蝕孔的直徑,來使得在后續(xù)以第一掩膜版為掩膜刻蝕時,第一區(qū)域的刻蝕速度小于第二區(qū)域的刻蝕速度,緩解位于不同層的多晶硅層對應(yīng)的通孔的深度不同,而導(dǎo)致在利用現(xiàn)有技術(shù)中的方法同時形成各多晶硅層的通孔時,存在部分區(qū)域過刻蝕,部分區(qū)域刻蝕不足的現(xiàn)象,提高所述堆疊結(jié)構(gòu)中各多晶硅層對應(yīng)的接觸電阻的均勻度,提高所述3D NAND存儲器結(jié)構(gòu)的性能。
技術(shù)領(lǐng)域
本發(fā)明涉及刻蝕技術(shù)領(lǐng)域,尤其涉及一種存儲結(jié)構(gòu)的形成方法以及一種存儲結(jié)構(gòu)中通孔的形成方法。
背景技術(shù)
NAND閃存是一種比硬盤驅(qū)動器更好的存儲設(shè)備,隨著人們追求功耗低、質(zhì)量輕和性能佳的非易失存儲產(chǎn)品,在電子產(chǎn)品中得到了廣泛的應(yīng)用。目前,平面結(jié)構(gòu)的NAND閃存已近實際擴展的極限,為了進一步的提高存儲容量,降低每比特的存儲成本,提出了3D結(jié)構(gòu)的NAND存儲器。
在3D NAND存儲器結(jié)構(gòu)中,采用垂直堆疊多層數(shù)據(jù)存儲單元的方式,實現(xiàn)堆疊式的3DNAND存儲器結(jié)構(gòu),然而,其他的電路例如解碼器(decoder)、頁緩沖(page buffer)和鎖存器(latch)等,這些外圍電路都是CMOS器件形成的,CMOS器件的工藝無法與3D NAND器件集成在一起,目前,是分別采用不同的工藝形成3D NAND存儲器陣列和外圍電路,再通過穿過3D NAND存儲器陣列的通孔將二者電連接在一起。3D NAND存儲器陣列中的堆疊主要采用OPOP結(jié)構(gòu),即多晶硅(poly)和氧化物(oxide)依次層疊的結(jié)構(gòu)。目前在3D NAND存儲器陣列的堆疊結(jié)構(gòu)中形成通孔時,通常是在所述堆疊結(jié)構(gòu)表面放置一第一掩膜版,所述第一掩膜版中具有多個尺寸相同的刻蝕孔,以所述第一掩膜版為掩膜,對所述堆疊結(jié)構(gòu)進行刻蝕,以在所述堆疊結(jié)構(gòu)中形成通孔。
但是,隨著存儲容量需求的不斷提高,OPOP結(jié)構(gòu)堆疊的層數(shù)不斷增多,而位于不同層的多晶硅層對應(yīng)的通孔的深度不同,從而導(dǎo)致在利用現(xiàn)有技術(shù)中的方法同時形成各多晶硅層的通孔時,存在部分區(qū)域過刻蝕,部分區(qū)域刻蝕不足的現(xiàn)象,造成所述堆疊結(jié)構(gòu)中各多晶硅層對應(yīng)的接觸電阻差異較大,影響所述3D NAND存儲器結(jié)構(gòu)的性能。
發(fā)明內(nèi)容
為解決上述技術(shù)問題,本發(fā)明實施例提供了一種一種存儲結(jié)構(gòu)的形成方法以及一種存儲結(jié)構(gòu)中通孔的形成方法,以緩解位于不同層的多晶硅層對應(yīng)的通孔的深度不同,而導(dǎo)致在利用現(xiàn)有技術(shù)中的方法同時形成各多晶硅層的通孔時,存在部分區(qū)域過刻蝕,部分區(qū)域刻蝕不足的現(xiàn)象,提高所述堆疊結(jié)構(gòu)中各多晶硅層對應(yīng)的接觸電阻的均勻度,提高所述3D NAND存儲器結(jié)構(gòu)的性能。
為解決上述問題,本發(fā)明實施例提供了如下技術(shù)方案:
一種存儲器結(jié)構(gòu)中通孔的形成方法,所述存儲器結(jié)構(gòu)的堆疊結(jié)構(gòu)包括由層疊的多個堆疊單元組成的堆疊陣列以及覆蓋所述堆疊陣列的覆蓋層,所述多個堆疊單元在所述堆疊結(jié)構(gòu)的至少一側(cè)形成階梯結(jié)構(gòu),該形成方法包括:
在所述覆蓋層表面放置第一掩膜版,所述第一掩膜版包括第一區(qū)域和第二區(qū)域,所述第一區(qū)域?qū)?yīng)的所述堆疊單元的深度小于所述第二區(qū)域?qū)?yīng)的堆疊單元的深度,所述第一區(qū)域中刻蝕孔的直徑小于所述第二區(qū)域中刻蝕孔的直徑;
以所述第一掩膜版為掩膜,對所述覆蓋層進行干法刻蝕,在所述覆蓋層中形成與所述堆疊單元一一對應(yīng)的通孔。
可選的,在所述第一區(qū)域,所述堆疊單元對應(yīng)的通孔深度越大,該通孔對應(yīng)的刻蝕孔直徑越大。
可選的,在所述第二區(qū)域,所述堆疊單元對應(yīng)的通孔深度越大,該通孔對應(yīng)的刻蝕孔直徑越大。
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H01L21-02 .半導(dǎo)體器件或其部件的制造或處理
H01L21-64 .非專門適用于包含在H01L 31/00至H01L 51/00各組的單個器件所使用的除半導(dǎo)體器件之外的固體器件或其部件的制造或處理
H01L21-66 .在制造或處理過程中的測試或測量
H01L21-67 .專門適用于在制造或處理過程中處理半導(dǎo)體或電固體器件的裝置;專門適合于在半導(dǎo)體或電固體器件或部件的制造或處理過程中處理晶片的裝置
H01L21-70 .由在一共用基片內(nèi)或其上形成的多個固態(tài)組件或集成電路組成的器件或其部件的制造或處理;集成電路器件或其特殊部件的制造
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