[發明專利]晶體管及其形成方法、半導體器件

在審

• 申請號: 201711038985.7
• 申請日: 2017-10-30
• 公開（公告）號: CN107819031A
• 公開（公告）日: 2018-03-20
• 發明（設計）人: 不公告發明人
• 申請（專利權）人: 睿力集成電路有限公司
• 主分類號: H01L29/423
• 分類號: H01L29/423;H01L21/336;H01L29/772
• 代理公司: 上海思微知識產權代理事務所(普通合伙)31237
• 代理人: 智云

技術領域

本發明涉及半導體技術領域，特別涉及一種晶體管及其形成方、半導體器件。

背景技術

現如今，金屬-氧化物-半導體(Metal-Oxide-Semiconductor，MOS)晶體管已經被廣泛地應用于大部分的數字電路及模擬電路中。而為了順應半導體器件的小尺寸高密集程度的需求，相應的使MOS晶體管的尺寸也隨之縮減。

但是，隨著MOS晶體管尺寸的不斷縮減，其溝道長度也會相應的按比例縮短，進而容易出現短溝道效應(short channel effect，SCE)而對器件的性能造成影響。具體的說，當MOS晶體管的溝道長度縮短到可與源區的耗盡層和漏區的耗盡層的寬度之和相比擬時，即，源區的耗盡層和漏區的耗盡層貫通，從而導致柵極結構無法控制電流。并使器件的特性將不再遵守長溝道近似(long—channel approximation)的假設。這種因溝道長度縮短而導致對器件特性的影響，通常稱為短溝道效應。

為解決這一問題，通?？刹捎脺p小柵極結構中柵極導電層和襯底之間的柵極介質層的厚度的方法來改善短溝道效應。然而，當柵極介質層的厚度達到極限時，則極易導致柵誘導漏極泄漏電流(gate-induced drain leakage，GIDL)增加而使器件的可靠性減低；并且，較薄的柵極介質層也直接導致其容易被擊穿的問題。因此，在確保MOS晶體管的性能的基礎上，通過縮減柵極介質層的厚度的方法，已無法達到改善短溝道效應的效果。

由此，隨著器件尺寸的不斷縮小，希望能夠提供一種能夠有效地降低MOS晶體管短溝道效應的方法。

發明內容

本發明的目的在于提供一種晶體管，在相同的器件尺寸下，所述晶體管具備更長的溝道長度，有利于緩解晶體管的短溝道效應。

本發明提供一種晶體管，包括：

一襯底，在所述襯底中形成有一凹槽；

一柵極結構，設置在所述襯底的表面上并沿著溝道方向部分偏移至所述凹槽中以進一步延伸至所述襯底中，其中，所述柵極結構中對應所述襯底表面的部分構成一表面柵極，所述柵極結構中對應所述凹槽的部分構成一凹槽柵極；

一第一摻雜區和一第二摻雜區，形成在所述襯底中，并且所述第一摻雜區和所述第二摻雜區沿著所述溝道方向分別排布在所述柵極結構的兩側，用于構成所述晶體管的源區和漏區；以及，一溝道區域，位于所述襯底的介于所述第一摻雜區和所述第二摻雜區之間且沿著所述柵極結構的邊界的區域中；

當所述晶體管導通時，在所述溝道區域中反型形成出一曲折形導電溝道；其中，所述曲折形導電溝道中的導電路徑沿著所述平面柵極的邊界區域拐向所述凹槽柵極的邊界區域，以連接所述第一摻雜區和所述第二摻雜區。

可選的，所述凹槽柵極從與所述平面柵極連接的交界處沿著所述溝道方向部分填充所述凹槽，使所述凹槽中靠近所述平面柵極的部分填充有柵極材料，以及所述凹槽中遠離所述平面柵極的部分未填充有所述柵極材料。

可選的，所述第一摻雜區延伸至所述平面柵極的下方，所述第二摻雜區延伸至所述凹槽的底部，以進一步延伸至所述凹槽柵極的下方。

可選的，所述晶體管還包括：一第一接觸插塞和一第二接觸插塞，形成在所述襯底上，用于構成所述晶體管的源電極和漏電極，其中，所述第一接觸插塞與所述第一摻雜區連接，所述第二接觸插塞部分或全部形成在所述凹槽中，以和所述第二摻雜區連接。

可選的，所述晶體管還包括：一隔離介質層，形成在所述襯底上，以覆蓋所述襯底的表面及所述凹槽，所述第一接觸插塞和所述第二接觸插塞貫穿地嵌入于所述隔離介質層中

可選的，所述第一摻雜區和所述第二摻雜區均包括：

一第一輕摻雜區，形成在所述襯底中并延伸至所述柵極結構的下方；

一第二輕摻雜區，形成在所述襯底中并與所述第一輕摻雜區部分重疊，并且所述第二輕摻雜區從與所述第一輕摻雜區重疊的區域往接近和背離所述襯底的所述表面方向擴展延伸，所述第二輕摻雜區的深度低于所述第一輕摻雜區的深度；以及，

一重摻雜區，形成在所述襯底的所述第一輕摻雜區中；其中，

所述第一輕摻雜區、所述第二輕摻雜區和所述重摻雜區的摻雜濃度由低至高而呈現梯度分布。

可選的，所述第一摻雜區和所述第二摻雜區還均包括：一暈環注入區，形成在所述襯底中并與所述第二輕摻雜區部分重疊，并且所述暈環注入區從與所述第二摻雜區重疊的區域往朝向所述溝道區域的方向延伸至預定尺寸。