[發(fā)明專(zhuān)利]一種用于DC/DC斬波電路的單片集成半導(dǎo)體芯片及制備方法

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• 申請(qǐng)?zhí)枺?/td>: 201711033798.X
• 申請(qǐng)日: 2017-10-30
• 公開(kāi)（公告）號(hào): CN107871741A
• 公開(kāi)（公告）日: 2018-04-03
• 發(fā)明（設(shè)計(jì)）人: 王俊;湯中陽(yáng);梁世維
• 申請(qǐng)（專(zhuān)利權(quán)）人: 湖南大學(xué)
• 主分類(lèi)號(hào): H01L27/105
• 分類(lèi)號(hào): H01L27/105;H01L21/82
• 代理公司: 北京路浩知識(shí)產(chǎn)權(quán)代理有限公司11002
• 代理人: 王瑩,李相雨

技術(shù)領(lǐng)域

本發(fā)明實(shí)施例涉及半導(dǎo)體技術(shù)領(lǐng)域，尤其涉及一種用于DC/DC斬波電路的單片集成半導(dǎo)體芯片及制備方法。

背景技術(shù)

現(xiàn)代電力電子技術(shù)經(jīng)過(guò)三十多年的發(fā)展已經(jīng)成為一個(gè)涉及領(lǐng)域廣闊的獨(dú)立而日趨成熟的重要學(xué)科，其無(wú)論對(duì)傳統(tǒng)工業(yè)的改造還是對(duì)高國(guó)民經(jīng)濟(jì)的各個(gè)工業(yè)部門(mén)，是21世紀(jì)的重要關(guān)鍵技術(shù)之一。電力半導(dǎo)體芯片是電力電子技術(shù)的重要基礎(chǔ)，是應(yīng)用電力電子技術(shù)進(jìn)行電能變換和控制的核心元件。電力半導(dǎo)體芯片經(jīng)過(guò)幾十年的發(fā)展已經(jīng)逐步成熟，尤其是Si基電力半導(dǎo)體芯片的發(fā)展已經(jīng)達(dá)到了Si材料的理論極限，為了發(fā)展更高性能的電力半導(dǎo)體芯片，當(dāng)前國(guó)際上普遍采用SiC和GaN作為Si的替代材料來(lái)獲得更高性能的電力半導(dǎo)體芯片。SiC和GaN基的電力半導(dǎo)體芯片具有高頻、高溫等優(yōu)勢(shì)，特別適合于電力電子系統(tǒng)的小型化和輕量化。

在電力電子系統(tǒng)小型化和輕量化的過(guò)程中，通常采用提高系統(tǒng)的工作頻率的方式，但在提高開(kāi)關(guān)頻率的同時(shí)，系統(tǒng)的性能更容易受到電路中雜散參數(shù)的影響。

發(fā)明內(nèi)容

本發(fā)明實(shí)施例提供一種用于DC/DC斬波電路的單片集成半導(dǎo)體芯片及制備方法，用以解決現(xiàn)有技術(shù)中用戶需要手動(dòng)按鍵切換視頻輸出模式的缺陷，實(shí)現(xiàn)視頻輸出模式的自動(dòng)切換。

第一方面，本發(fā)明提供了一種用于DC/DC斬波電路的單片集成半導(dǎo)體芯片，包括：

在同一個(gè)外延片上集成BJT和二極管，其中所述外延片上至少包括襯底層、隔離層、N-層、P-層和N+表面層，其中所述隔離層位于所述襯底層和所述N-層中間，所述P-層位于所述N-層和所述N+表面層中間，所述BJT至少包括所述N-層、所述P-層和所述N+表面層，所述二極管至少包括所述N-層，所述BJT和所述二極管由溝槽間隔，其中所述溝槽中填充絕緣物質(zhì)。

第二方面，本發(fā)明實(shí)施例提供了一種制備單片集成BJT和二極管的半導(dǎo)體芯片的方法，包括：

步驟S01、獲取外延片，其中所述外延片至少包括襯底層、隔離層、N-層、P-層和N+表面層，其中所述隔離層位于所述襯底層和所述N-層中間，所述P-層位于所述N-層和所述N+表面層中間；

步驟S02、在所述外延片的N+表面層形成BJT的發(fā)射區(qū)臺(tái)面；

步驟S03、在所述P-層形成所述BJT的基區(qū)臺(tái)面；

步驟S04、在所述N-層形成BJT的集電區(qū)臺(tái)面，形成JBS或者M(jìn)PS的陰極臺(tái)面，同時(shí)在N-層形成刻槽；

步驟S05、在對(duì)所述刻槽再度進(jìn)行更深度刻蝕得到溝槽，并填充絕緣物質(zhì)；

步驟S06、在所述溝槽里填充絕緣物質(zhì)；

步驟S07、在所述P-層所在基區(qū)臺(tái)面和N-層所在集電區(qū)臺(tái)面、陽(yáng)極臺(tái)面、陰極臺(tái)面分別進(jìn)行離子注入，并進(jìn)行高溫退火處理；

步驟S08、在所述發(fā)射區(qū)臺(tái)面形成BJT的發(fā)射極，在所述基區(qū)臺(tái)面形成BJT的基極，在所述陽(yáng)極臺(tái)面形成二極管的陽(yáng)極，在所述集電區(qū)臺(tái)面和所述陰極臺(tái)面分別形成BJT的集電極和二極管的陰極。

本發(fā)明實(shí)施例提供的用于DC/DC斬波電路的單片集成半導(dǎo)體芯片及制備方法，通過(guò)將BJT和二極管集成于同一外延片，減小了系統(tǒng)的體積和重量，并顯著減小了電路中雜散參數(shù)，從而降低電路的開(kāi)關(guān)應(yīng)力、噪聲及干擾，有利于提高電路的可靠性和電磁兼容性。

附圖說(shuō)明

圖1為本發(fā)明實(shí)施例的用于DC/DC斬波電路的單片集成半導(dǎo)體芯片結(jié)構(gòu)示意圖；

圖2為本發(fā)明實(shí)施例的用于DC/DC斬波電路的單片集成半導(dǎo)體芯片制備方法流程示意圖；

圖3為本發(fā)明實(shí)施例的外延片結(jié)構(gòu)示意圖；

圖4為本發(fā)明實(shí)施例的外延片在步驟S02后的結(jié)構(gòu)示意圖；

圖5為本發(fā)明實(shí)施例的外延片在步驟S03后的結(jié)構(gòu)示意圖；

圖6為本發(fā)明實(shí)施例的外延片在步驟S04后結(jié)構(gòu)示意圖；

圖7為本發(fā)明實(shí)施例的外延片在步驟S06后結(jié)構(gòu)示意圖；

圖8為本發(fā)明實(shí)施例的外延片在步驟S07后結(jié)構(gòu)示意圖；

圖9為本發(fā)明實(shí)施例的外延片在步驟S08后結(jié)構(gòu)示意圖；

圖10是用于降壓電路芯片連接方式的等效電路圖；

圖11是用于升壓電路芯片連接方式的等效電路圖。

附圖標(biāo)記說(shuō)明:

01—襯底層；02—隔離層；03—N-層；

04—P-層；05—N+表面層；10—BJT；

20—二極管；30—溝槽；101—集電區(qū)臺(tái)面；

102—基區(qū)臺(tái)面； 103—發(fā)射區(qū)臺(tái)面； 201—陰極臺(tái)面；