[發明專利]減少電容變化的MOS電容結構有效
| 申請號： | 201711032533.8 | 申請日： | 2017-10-30 |
| 公開（公告）號： | CN108010903B | 公開（公告）日： | 2022-04-15 |
| 發明（設計）人： | A·西杰利尼科夫;阿爾班·阿卡;艾爾·梅迪·巴利利;V·N·R·K·內盧里;朱爾根·法爾 | 申請（專利權）人： | 格芯(美國)集成電路科技有限公司 |
| 主分類號： | H01L23/64 | 分類號： | H01L23/64;H01L29/94 |
| 代理公司： | 北京戈程知識產權代理有限公司 11314 | 代理人： | 程偉;王錦陽 |
| 地址： | 美國加利*** | 國省代碼： | 暫無信息 |
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| 摘要： | |||
| 搜索關鍵詞： | 減少 電容 變化 mos 結構 | ||
1.一種半導體器件中的電容結構，包括：
第一摻雜半導體區域，其包括具有第一濃度的第一摻雜劑，該第一摻雜劑向該第一摻雜半導體區域引入第一導電類型；
第二摻雜半導體區域，其形成于該第一摻雜半導體區域的下方并與該第一摻雜半導體區域相接觸，該第二摻雜半導體區域包括具有小于該第一濃度的第二濃度的第二摻雜劑，該第二摻雜劑向該第二摻雜半導體區域引入該第一導電類型；
電極結構，其包含形成于該第一摻雜半導體區域上的介電層；
第一接觸結構，其形成以連接至該第一摻雜半導體區域；
第二接觸結構，其形成以連接至該第二摻雜半導體區域；
隔離結構，其設置于該第二接觸結構與該第一摻雜半導體區域之間；
襯底層，其形成于該第二摻雜半導體區域的下方；以及
摻雜隔離區域，其形成以將該襯底層與該第二摻雜半導體區域隔離。
2.根據權利要求1所述的電容結構，其中，該第一摻雜半導體區域在深度方向的延伸為2-20納米的范圍內。
3.根據權利要求1所述的電容結構，其中，該第一濃度為5×1019至5×1021離子/立方厘米的一范圍內。
4.根據權利要求1所述的電容結構，其中，該第一接觸結構包括第三摻雜半導體區域，該第三摻雜半導體區域包括具有大于該第二濃度的第三濃度的第三摻雜劑，該第三摻雜劑向該第三摻雜半導體區域引入該第一導電類型，且其中，該第三摻雜半導體區域橫向相鄰于該介電層而形成，并延伸至該介電層的上表面的上方。
5.根據權利要求4所述的電容結構，其中，該第一接觸結構包括形成于該第三摻雜半導體區域上的含金屬層。
6.根據權利要求1所述的電容結構，其中，該第一接觸結構包括一摻雜電極區域，該摻雜電極區域包括具有大于該第二濃度的第四濃度的電極摻雜劑，該電極摻雜劑向該摻雜電極區域引入該第一導電類型，且其中，該摻雜電極區域橫向相鄰于該介電層而形成，并延伸至該第二摻雜半導體區域中。
7.根據權利要求6所述的電容結構，其中，該第一接觸結構包括形成于該摻雜電極區域上的含金屬層。
8.根據權利要求1所述的電容結構，其中，該第一接觸結構包括直接形成于該第一摻雜半導體區域的一部分上的含金屬層。
9.根據權利要求1所述的電容結構，其中，該襯底層包括具有向該襯底層引入該第一導電類型的襯底濃度的襯底摻雜劑，且其中，該摻雜隔離區域包括向該摻雜隔離區域引入第二導電類型的摻雜劑。
10.根據權利要求1所述的電容結構，其中，該介電層的厚度為2-7納米的范圍內。
11.根據權利要求1所述的電容結構，其中，該第二接觸結構連接至該襯底層。
12.根據權利要求9所述的電容結構，其中，該摻雜隔離區域通過該第二接觸結構被接觸。
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