[發明專利]多端口存儲器和半導體器件

有效

• 申請號: 201711026896.0
• 申請日: 2017-10-27
• 公開（公告）號: CN108022609B
• 公開（公告）日: 2023-01-17
• 發明（設計）人: 石井雄一郎
• 申請（專利權）人: 瑞薩電子株式會社
• 主分類號: G11C7/10
• 分類號: G11C7/10;G11C8/16;G11C7/22;G11C11/417
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 王茂華

本發明涉及多端口存儲器和半導體器件。在多端口存儲器中，第一脈沖信號發生器電路跟隨時鐘信號的輸入而產生第一脈沖信號。第一鎖存電路響應于第一脈沖信號的產生將第一起動信號設置為第一狀態，并且響應于通過由延遲電路延遲第一起動信號獲得的第一被延遲信號將第一起動信號重置為第二狀態。第二脈沖信號發生器電路跟隨第一被延遲信號的輸入產生第二脈沖信號。第一鎖存電路響應于第二脈沖信號的產生將第二起動信號設置為第一狀態并保持這種狀態，并響應于通過由延遲電路延遲第二起動信號獲得的第二被延遲信號將第二起動信號重置為第二狀態。存儲器基于起動信號進行操作。

相關申請的交叉引用

于2016年10月28日提交的日本專利申請No.2016-211731包括說明書、附圖和摘要，通過引用的方式將其全部并入本文。

技術領域

本發明涉及一種多端口存儲器，更具體地說，涉及一種允許存儲器用作偽多端口存儲器的技術。

背景技術

偽兩端口靜態隨機存取存儲器(SRAM)是一種使用單端口SRAM的存儲器宏來實現偽兩端口SRAM的功能的技術，其廣泛地應用于圖像處理領域。偽兩端口SRAM的內部電路被配置成在外部時鐘的一個周期期間操作兩次。

美國專利No.7643330(專利文獻1)公開了一種偽兩端口SRAM，其執行與外部時鐘的上升沿同步的讀操作，并執行與外部時鐘的下降沿同步的寫入操作。

發明內容

然而，在上述文獻中描述的偽兩端口SRAM執行與外部時鐘的上升和下降沿同步的操作，這使得增加時鐘頻率變得困難。作為示例，假設偽兩端口SRAM具有針對讀操作需要0.5納秒和針對寫操作需要1納秒的為50％的占空比的外部時鐘。在這種情況下，它需要花費多達1納秒的時間來執行讀操作，因為偽兩端口SRAM被較慢的操作所限制。

為了解決上述問題做出了本發明。一方面，本發明的目的是提供一種能夠比常規多端口存儲器運行更快的多端口存儲器。另一方面，本發明的目的是提供一種能夠比常規半導體器件運行更快的半導體器件。

從描述和附圖中，其它目的和新的特征將變得明顯。

根據實施例的一種多端口存儲器包括：包括多個存儲器單元和多個字線的存儲器陣列；基于輸入時鐘信號產生起動信號的控制電路；包括多個端口的地址控制電路，其通過在對應于起動信號的時刻解碼從端口輸入的多個地址信號中的一個地址信號來激活字線中的一個字線；以及數據輸入/輸出電路，其通過基于地址控制電路的輸出選擇耦合到激活的字線的存儲器單元中的一個存儲器單元來寫入或讀取數據。所述控制電路包括：產生脈沖信號的脈沖信號產生單元；響應于脈沖信號產生單元的輸出產生起動信號的起動信號產生單元；以及產生延遲起動信號的延遲信號的延遲電路。脈沖信號產生單元包括響應于時鐘信號的輸入產生第一脈沖信號的第一脈沖信號發生器電路。起動信號產生單元包括第一鎖存電路，第一鎖存電路響應于第一脈沖信號的產生將第一起動信號設置為第一狀態并保持這種狀態，然后響應于通過由延遲電路延遲第一起動信號獲得的第一被延遲信號將第一起動信號重置為第二狀態。脈沖信號產生單元進一步包括響應于第一被延遲信號的輸入產生第二脈沖信號的第二脈沖信號發生器電路。第一鎖存電路響應于第二脈沖信號的產生將第二起動信號設置為第一狀態并保持這種狀態，然后響應于通過由延遲電路延遲第二起動信號獲得的第二被延遲信號將第二起動信號重置為第二狀態。

根據實施例的多端口存儲器可以比常規多端口存儲器運行的更快。

結合附圖，從本發明以下詳細描述中，本發明的這些和其它目的、特征、方面和優勢將變得更加明顯。

附圖說明

圖1是示出存儲器裝置的配置示例的框圖；

圖2是示出存儲器單元的配置示例的圖；

圖3是示意性示出半導體器件的布局配置示例的圖；

圖4是示出內部時鐘脈沖發生器電路的配置示例的圖；